【摘要】：由于片上系統(tǒng)(System on Chip,SoC)芯片大規(guī)模的IP核(Intellectual Property core)復(fù)用,使得芯片架構(gòu)變得非常復(fù)雜,同時(shí)也導(dǎo)致芯片驗(yàn)證的難度也不斷加大,因此芯片驗(yàn)證研究工作具有十分重要的意義。目前比較常用的是軟件仿真的驗(yàn)證方法,但是軟件仿真都是在理想環(huán)境下驗(yàn)證,對(duì)于一些延時(shí)等隱藏的問題很難被發(fā)現(xiàn)。而現(xiàn)場(chǎng)可編程門陣列(Field-Programmable Gate Array,FPGA)原型驗(yàn)證是在更接近芯片真實(shí)硬件環(huán)境下進(jìn)行的軟硬件協(xié)同驗(yàn)證,它能最大限度地還原出芯片的應(yīng)用場(chǎng)景,更加快速地找出芯片中的隱藏問題。因此,更多的芯片廠商在芯片流片前進(jìn)行FPGA原型驗(yàn)證,以提高流片成功率。本文面向中國(guó)科學(xué)院計(jì)算技術(shù)研究所正在研究的衛(wèi)星終端基帶SoC芯片,采用FPGA原型驗(yàn)證技術(shù)對(duì)其IP子系統(tǒng)進(jìn)行功能驗(yàn)證。主要工作包含以下三個(gè)方面:1.ASIC(Application Specific Integrated Circuit,專用集成電路)代碼到FPGA代碼的移植由于ASIC環(huán)境與FPGA環(huán)境在物理電路結(jié)構(gòu)不同,采用FPGA原型驗(yàn)證技術(shù)對(duì)SoC芯片進(jìn)行驗(yàn)證時(shí),需要將ASIC環(huán)境下的代碼替換為FPGA環(huán)境下的代碼。2.基于FPGA的SoC芯片IP子系統(tǒng)功能仿真驗(yàn)證根據(jù)SoC芯片IP子系統(tǒng)的架構(gòu)特點(diǎn)搭建仿真驗(yàn)證環(huán)境,利用Makefile腳本完成工程的自動(dòng)化編譯,提高驗(yàn)證效率,并對(duì)IP子系統(tǒng)各個(gè)模塊進(jìn)行FPGA功能仿真驗(yàn)證,主要研究驗(yàn)證過程中各個(gè)模塊測(cè)試向量的設(shè)計(jì)與實(shí)現(xiàn)。3.IP子系統(tǒng)的FPGA板級(jí)驗(yàn)證使用StarFire-DC820 FPGA驗(yàn)證板搭建FPGA原型驗(yàn)證平臺(tái),在實(shí)現(xiàn)FPGA原型驗(yàn)證版本的過程中,為了提高綜合實(shí)現(xiàn)效率,采用TCL腳本配置仿真工具自動(dòng)執(zhí)行整個(gè)綜合實(shí)現(xiàn)過程,替代圖形用戶界面完成設(shè)計(jì)代碼的綜合、翻譯、映射、布局布線工作,并對(duì)IP子系統(tǒng)進(jìn)行FPGA板級(jí)驗(yàn)證,真實(shí)還原IP子系統(tǒng)應(yīng)用場(chǎng)景,即語音的播放與錄音功能。
【圖文】：

圖 3.1 生成 PLL 過程示意圖在 FPGA 中，有全局時(shí)鐘網(wǎng)絡(luò)，使時(shí)鐘信號(hào)通過網(wǎng)絡(luò)到達(dá)片內(nèi)觸發(fā)器的(Skew)足夠小，同時(shí)全局時(shí)鐘網(wǎng)絡(luò)具有很強(qiáng)的驅(qū)動(dòng)能力，因此，在布局布線時(shí)鐘通過 FPGA 的全局時(shí)鐘網(wǎng)絡(luò)分布給各個(gè)模塊。通過在 QuartusII 軟件開啟自動(dòng)全局時(shí)鐘約束，工具在實(shí)現(xiàn)的時(shí)候會(huì)自動(dòng)將一些高扇出的時(shí)鐘到全局時(shí)鐘網(wǎng)絡(luò)上。在原型實(shí)現(xiàn)中，，使用 FPGA 器件中的鎖相環(huán)(PLL)來管理時(shí)鐘。本文使用artus II 11.0 軟件中的 MegaWizard Plug-In Manager 工具調(diào)用 PLL，如圖 3.1 成 PLL 過程示意圖。根據(jù) SoC 模塊的時(shí)鐘頻率，設(shè)置輸入頻率、輸出分頻模塊從 ASIC 設(shè)計(jì)到 FPGA 的移植如圖 3.2 所示。

圖 3.5 生成 RAM 宏單元過程示意圖在存儲(chǔ)單元替換過程中，需要注意的是 RTL 中的存儲(chǔ)單元與 FPGA 的存儲(chǔ)單元的使能信號(hào)是相反的，在 FPGA 中，片選信號(hào)為高有效，讀寫使能信號(hào)為高電平時(shí)，表示寫數(shù)據(jù)，在讀寫使能信號(hào)為低時(shí)表示為讀數(shù)據(jù)，而 RTL 代碼中是相反的。如下所示為單口 RAM 的實(shí)例化：`ifdef WX_BP_ASICS55NLL-1024*32 insn_1024*32_0(.clk (clk),.cen (~ce_inner[0]).wen (~we_int),.gwen (!we_int),.em (we[3:0]).a (addr[9:0]),.d (di[31:0]),
【學(xué)位授予單位】：重慶郵電大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2018
【分類號(hào)】：TN791;TN47

【參考文獻(xiàn)】

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本文編號(hào)：2612769