【摘要】：隨著半導體工藝的發(fā)展,芯片的集成度越來越高,運行速率越來越快。但是存儲系統的發(fā)展和處理器核心運算速度的發(fā)展存在不均衡的問題。因此,在時鐘速率不同的數據交接部分,緩沖電路必不可少。如何設計合適的緩沖電路,在不占用大量資源的同時還要最大限度的提升系統性能是ASIC設計乃至處理器設計一個十分棘手的問題。專用芯片的訪存速度很大程度上能夠影響芯片的整體性能。如何處理存儲系統和處理器之間的速度差距是ASIC設計中的一個關鍵點。某特定應用場景下,上級運算器產生大批量原始數據要分類寫入到DDR4存儲器。正常情況下,分類寫入會大大降低帶寬利用率。為了提升大量數據分類寫入存儲器時的帶寬利用率,在處理器核心和DDR4存儲控制器之間設計了一種分類緩沖電路。1.研究了存儲控制器設計和DDR4技術手冊,整理得到了DDR4寫特性,并參考分析了類似緩沖電路設計,提出了分類緩沖思路來提高寫帶寬利用率。2.根據系統設計的要求,研究了數據預處理,分類,仲裁,異步交接幾個方面,對數據進行了分類緩沖。采用硬件描述語言完成整個電路的設計,研究了設計需要的基礎知識點,如同步FIFO、異步FIFO并設計了多入單出FIFO,研究了緩沖區(qū)的設計,包括緩沖深度,寬度,地址管理,理論上確定了緩沖的大小。研究了多路仲裁,實現了堆棧式仲裁,矩陣式仲裁,通過算法對比及實現難度選定了多路仲裁采用的算法。3.最后對設計進行UVM驗證,搭建了相應的驗證環(huán)境,通過定向激勵和隨機激勵不斷完善測試,搭建檢測點收集數據,采用文件對比方法去檢查錯誤,最終驗證了代碼的正確性,輸入輸出的數據沒有丟失。設計應用于一款ASIC芯片中,在沒有任何錯誤情況下實現了整體的訪存性能提升。分類緩沖電路能夠給緩沖設計提供一種新的思路,在使用IP時,可以研究IP的特性,結合一些外部電路設計,從而最大程度發(fā)揮IP的性能。本設計不僅能夠起到緩沖的作用,協調內外寫速率不等,還能夠最大限度的發(fā)揮DDR4的性能,是某款專用芯片設計中十分關鍵的部分。
【圖文】：

２．２邋ＤＤＲ４邋ＳＤＲＡＭ的工作原理逡逑除了上節(jié)講述的結構部分，ＤＤＲ４內部的工作也是一個十分復雜的過程，下逡逑圖２＿２是一個比較典型的簡易ＤＤＲ４工作狀態(tài)轉換圖。這個簡化的狀態(tài)圖提供了逡逑可能的狀態(tài)轉換需要的命令，涉及到多個Ｂａｎｋ的情況，包含啟用或者禁止片上逡逑終止，并沒有完全描述ＤＤＲ４操作的所有事件。逡逑Ｆｒｏｍ邋ａｎｙ邋ｓｔａｔｅ邐＊邋ｓｋｘ邋Ｎ0ｆ－＾逡逑ｒ７＾逡逑—？／Ｐｏｗｅｒ叫一邋ＲＥＳＥＴ—（ｐｒ0ｃｅ邋Ｗ（ｍｕａｌ丨~枺掊澹ǎ蓿╁危ㄥ澹潁澹媯潁澹螅楨澹╁義希鄭蓿危ǎ悖幔眨猓潁幔簦蓿�？．０＾．＾／邋．ｄ．ｅ逦．ｆ二ＡP峰義纖妗瑰�，NB廣卜、逡逑；Ａ＼逡逑Ｐ￡）Ｘ逡逑ａｃｔｉｖｅ逡逑ｗｈｉｔｅ邐ｖ／ｎｎ：邐ｙ＞－．邐？￡ＡＤ逡逑Ｑ＾．，邐．廣＾逡逑ｆ邋Ｗｒｉｔｉｎｇ邐＼、邐？、Ｒｅａｄｍｇ

：｜邋Ｔｉｒｍｒ邋Ｂｒｅａｋ邋｜邋ｊ邋Ｔｒａｎｓｉｔｉｏｎｉｎｇ邋Ｄａｔａ邋＼／／／＼邋ｔｋ＞ｎ＇ｌ邋Ｃａｒｅ逡逑圖２－３突發(fā)寫操作逡逑在ＷＲＩＴＥ命令發(fā)出之后，數據到達數據總線ＤＱ的時間：ＷＬ＝ＣＷＬ＋ＡＬ＝９ＣＢｕｒｓｔ數據量需要４個時鐘周期傳輸完。在不做任何調度的情況下，后續(xù)作分為幾種情況討論。逡逑果當前訪問的Ｂａｎｋ己經打開，且命中上次訪問的行，貝！Ｊ訪問時間短，簡中。逡逑果當前訪問的Ｂａｎｋ己經打開，但沒有命中上次訪問的行，則訪問時間最頁不命中。逡逑果當前訪問的Ｂａｎｋ沒有打開，則訪問時間處于上述兩者之間，簡稱頁關表２－３發(fā)射命令表逡逑情況分類邐｜后續(xù)命令邐｜帶寬利用率逡逑中邐ＷＲＩＴＥ邐高逡逑命中邐ＰＲＥ＋ＡＣＴ＋ＷＲＩＴＥ邐極低逡逑
【學位授予單位】：安徽大學
【學位級別】：碩士
【學位授予年份】：2019
【分類號】：TN305

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本文編號：2597062