【摘要】：三維集成電路通過硅通孔技術(shù)將豎直方向堆疊的多層裸片進(jìn)行連接,不僅提高了芯片的集成密度,還擁有高帶寬、低功耗以及異構(gòu)集成等優(yōu)勢。作為下一代芯片設(shè)計(jì)的主流技術(shù),三維集成電路將為半導(dǎo)體工業(yè)的發(fā)展帶來巨大的動(dòng)力。但是,三維集成電路在其制造工藝、測試、熱管理、互連設(shè)計(jì)和CAD算法與工具等方面也面臨著全新的挑戰(zhàn)。在芯片的生產(chǎn)過程中,不成熟的制造工藝極易給片間傳輸線帶來大量的物理缺陷,這些缺陷越晚被發(fā)現(xiàn)所造成的損失就會(huì)越大。在芯片的使用過程中,電遷移和熱應(yīng)力也會(huì)導(dǎo)致片間傳輸線發(fā)生某些物理缺陷,這些缺陷同樣會(huì)導(dǎo)致芯片失效。因此,三維集成電路的生產(chǎn)良率和正常工作時(shí)的可靠性都和片間傳輸線的質(zhì)量密切相關(guān)。而現(xiàn)有的三維集成電路片間傳輸線的綁定前測試和在線測試方法仍存在許多不足。為了保證三維集成電路的商業(yè)可行性,片間傳輸線測試技術(shù)必須得到進(jìn)一步的改善。為了解決上述問題,本文提出了完備的片間傳輸線綁定前測試和在線測試方案以提高芯片良率和可靠性。綁定前測試方面,提出了CAF-WAS(Charge and Float,Wait and Sample)和脈寬縮減兩種方法;在線測試方面,提出了分布式游標(biāo)的方法。本文的主要貢獻(xiàn)如下:1)基于CAF-WAS的綁定前硅通孔測試。硅通孔(TSV)發(fā)生開路故障和短路故障會(huì)降低三維集成電路的可靠性和良率,因此對綁定前的TSV測試尤為重要。一種新的基于CAF-WAS的綁定前TSV故障測試方法被提出。偽泄漏路徑思想的提出,解決了現(xiàn)有CAF-WAS方法不能對開路故障進(jìn)行測試的問題。另外,重新設(shè)計(jì)了等待時(shí)間產(chǎn)生電路,降低了測試時(shí)間開銷。HSPICE仿真結(jié)果顯示,該方法能準(zhǔn)確預(yù)測開路和短路故障的范圍,測試時(shí)間開銷僅為現(xiàn)有同類方法的25%。2)基于脈寬縮減的綁定前硅通孔測試�，F(xiàn)有的綁定前硅通孔測試技術(shù)有故障覆蓋率不足、面積開銷大和測試時(shí)間長等缺點(diǎn)。針對這些問題,一種基于脈寬縮減的綁定前硅通孔測試方法被提出。硅通孔缺陷導(dǎo)致其延時(shí)發(fā)生變化,上升時(shí)間和下降時(shí)間被獨(dú)立的轉(zhuǎn)換成脈沖寬度,然后脈沖縮減機(jī)制被用來把脈沖寬度轉(zhuǎn)化化為數(shù)字碼,與無故障的參考值進(jìn)行比較以判斷故障情況。該方法不僅在單一故障的測試中擁有較大的檢測范圍,還可以診斷開路故障和短路故障同時(shí)存在的多故障現(xiàn)象。實(shí)驗(yàn)結(jié)果表明,脈寬縮減測試方法在故障覆蓋率、測量范圍、面積開銷和測試時(shí)間多方面都要優(yōu)于現(xiàn)有方法,同時(shí)也擁有良好的可靠性。3)基于分布式游標(biāo)法的片間傳輸線測試。為解決現(xiàn)有片間傳輸線測試方法適用性差、面積開銷大和分辨率不穩(wěn)定等問題,提出基于分布式游標(biāo)法的傳輸線測試方法。首先根據(jù)傳輸線的數(shù)量和分布情況擇優(yōu)選擇普通游標(biāo)和環(huán)形游標(biāo)兩種游標(biāo)結(jié)構(gòu)。然后把游標(biāo)延時(shí)線的所有延時(shí)單元平均分配給每根傳輸線,使所有傳輸線共享一條游標(biāo)延時(shí)線。最后將傳輸線延時(shí)量化為數(shù)字碼輸出。實(shí)驗(yàn)結(jié)果表明,與現(xiàn)有方法相比,該方法綜合考慮了測試時(shí)間和面積開銷,滿足了復(fù)雜集成電路設(shè)計(jì)的實(shí)際需要。使用2種游標(biāo)結(jié)構(gòu)的分布式測試方法面積開銷分別減少了52.6%和23.7%。在相鄰傳輸線間距離發(fā)生變化時(shí),測試分辨率的穩(wěn)定性提高了70%。
【圖文】：

圖 3.10 Ctsv與等待時(shí)間和 LTT 的關(guān)系曲線Fig 3.10 Ctsvcurve relationship with wait_time and LTT際測試需要，這里選取 8 個(gè) Ctsv點(diǎn)將開路故障分為 9 個(gè)區(qū)間，，每 Wait_Time 和 LTT。這里選定的 8 個(gè)時(shí)間點(diǎn)即是本方法對節(jié)點(diǎn) Y，對應(yīng)的采樣信號經(jīng)延時(shí)線產(chǎn)生，通過 D 觸發(fā)器進(jìn)行采樣。具影部分。為了對本文方法可行性進(jìn)行驗(yàn)證，選取了一系列 Ctsv進(jìn)行表 3.2 非陰影區(qū)，實(shí)驗(yàn)結(jié)果表明本文方法可以準(zhǔn)確定位 Ctsv所在T 范圍。 測試電路選定 Ctsv及實(shí)際測試電路使用的等待時(shí)間及對應(yīng)的泄漏電阻和 LTable 3.2 Select Ctsvand Real Wait_Time and LTT選定Wait_Time(ps)LTT(uA)實(shí)驗(yàn)選取Ctsv(fF)實(shí)際測得Wait_Time(ns)觸發(fā)器Q0~Q7Ctsv預(yù)測范圍LTT 預(yù)間(u146 34.12 5 26.151 0000 0000 [0,10] [0,34

圖 3.11 泄漏電阻與等待時(shí)間和 LTT 的關(guān)系曲線Fig 3.11 Rleakcurve relationship with wait_time and LTT.3 測試電路選定 Rleak及實(shí)際測試電路使用的等待時(shí)間及對應(yīng)的泄漏電阻和 LTTable 3.3 Select Rleakand Real Wait_Time and LTT選定Wait_Time(ns)LTT(uA)實(shí)驗(yàn)選取 Rleak(Ω)實(shí)際測得Wait_Time(ns)觸發(fā)器Q0~Q7Rleak預(yù)測范圍LTT 預(yù)間(u1 33.72 10K 0.561 0000 0000 [0,25K] [33.7228 1.42 50K 2.607 1000 0000 [25K,500K] [1.42,356 0.70 750K 42.210 1100 0000 [500K,1K] [0.71,184 0.47 1.25M 70.632 1110 0000 [1M,1.5M] [0.47,0113 0.35 1.75M 98.837 1111 0000 [1.5M,2M.] [0.35,0141 0.28 2.25M 127.151 1111 1000 [2M,2.5M] [0.28,0169 0.23 2.75M 155.537 1111 1100 [2.5M,3M] [0.23,0226 0.17 3.5M 197.962 1111 1110 [3M,4M] [0.17,04.25M 240.492 1111 1111 [4M, ∞] [0,0.1
【學(xué)位授予單位】：合肥工業(yè)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2018
【分類號】：TN407

【參考文獻(xiàn)】

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