【摘要】：作為連接模擬域與數(shù)字域橋梁的高速高精度ADC 一直是通信系統(tǒng)領(lǐng)域的研究熱點(diǎn)。隨著工藝的快速發(fā)展,各種非理想效應(yīng)嚴(yán)重限制了單片ADC的性能。時(shí)間交織ADC(time-interleaved ADC, TIADC)利用多個(gè)ADC并行采樣工作是一種實(shí)現(xiàn)高采樣率的有效方法。然而由于制造工藝偏差以及采樣時(shí)間偏差等非理想因素的存在,導(dǎo)致時(shí)間交織ADC各子通道間出現(xiàn)失配,最終造成系統(tǒng)動(dòng)態(tài)性能下降。本文首先分析了這三種主要通道失配誤差的來源以及對(duì)TIADC系統(tǒng)性能的影響。針對(duì)最難校準(zhǔn)的時(shí)間誤差,設(shè)計(jì)實(shí)現(xiàn)了一種全數(shù)字校準(zhǔn)算法。該校準(zhǔn)算法包含基于通道互相關(guān)的時(shí)間誤差估計(jì)算法和基于泰勒級(jí)數(shù)展開的改進(jìn)高階時(shí)間誤差補(bǔ)償算法,可以滿足在整個(gè)奈奎斯特頻率內(nèi)的有效校準(zhǔn)。整個(gè)校準(zhǔn)算法形成一個(gè)環(huán)路,可實(shí)現(xiàn)誤差的實(shí)時(shí)校正,同時(shí)可以擴(kuò)展到任意通道數(shù)。本文首先基于MATLAB/Simulink搭建了一個(gè)12bit-1GHz四通道TIADC校準(zhǔn)算法模型,在輸入信號(hào)歸一化頻率為fin/fs=0.4064時(shí),仿真結(jié)果表明,經(jīng)校準(zhǔn)后ENOB從4.84bits提升到11.96bits,SNR提升了 42.9dB,證明了本文提出的校準(zhǔn)算法的有效性;接著對(duì)校準(zhǔn)算法進(jìn)行RTL級(jí)設(shè)計(jì),利用VerilogHDL對(duì)已有校準(zhǔn)算法的行為級(jí)模型進(jìn)行編碼,利用Modelsim完成了校準(zhǔn)算法Verilog代碼的功能仿真;然后將代碼通過Quartus II綜合下載到FPGA開發(fā)板上,完成了校準(zhǔn)算法的硬件實(shí)現(xiàn)和驗(yàn)證;最后,基于SMIC0.18μm工藝完成校準(zhǔn)算法的ASIC設(shè)計(jì),最終產(chǎn)生了校準(zhǔn)算法的版圖,并對(duì)校準(zhǔn)算法的多層次驗(yàn)證結(jié)果進(jìn)行了對(duì)比分析,進(jìn)一步驗(yàn)證了該校準(zhǔn)算法的有效性。
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圖２．２存在增益誤差的傳輸曲線逡逑

圖２．１存在失調(diào)誤差的傳輸曲線逡逑Ｆｉｇ邋２．１邋Ｔｒａｎｓｍｉｓｓｉｏｎ邋ｃｕｒｖｅ邋ｗｉｔｈ邋ｏｆｆｓｅｔ邋ｅｒｒｏｒ逡逑誤差逡逑是指ＡＤＣ在實(shí)際情況下的輸出曲線與在理想情況下異。如圖２．２所示，可以看出由于增益誤差造成的輸，，它隨輸入信號(hào)變化而變化。當(dāng)ＡＤＣ存在正的增益滿幅，輸出數(shù)字碼就達(dá)到全１，而當(dāng)ＡＤＣ存在負(fù)的滿幅，輸出數(shù)字碼也達(dá)不到全１。逡逑＾想傳輸曲線逡逑私￥

本文編號(hào)：2575562