【摘要】：自從上個(gè)世紀(jì)五十年代集成電路出現(xiàn)以來,在過去的幾十年中集成電路都以驚人的速度不斷發(fā)展著,在理論基礎(chǔ)、電路結(jié)構(gòu)方面和制造工藝等方面發(fā)生非常巨大變化,如今集成電路已經(jīng)深入應(yīng)用到各種電子產(chǎn)品之中。目前,運(yùn)算放大器的設(shè)計(jì)由最初的通用型轉(zhuǎn)向定制型,針對(duì)不同的使用環(huán)境,設(shè)計(jì)出具有相應(yīng)特性的運(yùn)算放大器。本論文首先對(duì)運(yùn)算放大器的各項(xiàng)性能指標(biāo)進(jìn)行了分析,并對(duì)幾種經(jīng)典的運(yùn)算放大器結(jié)構(gòu)進(jìn)行了分析和比較。在傳統(tǒng)的運(yùn)算放大器電路結(jié)構(gòu)的基礎(chǔ)上,研究并設(shè)計(jì)了一種CMOS全差分運(yùn)算放大器,提高了開環(huán)直流增益以及單位增益帶寬、壓擺率、等性能指標(biāo)。文中運(yùn)算放大器的設(shè)計(jì)是在Cadence軟件環(huán)境下,基于CSMC 0.5μm CMOS工藝使用Specture進(jìn)行仿真的。該全差分運(yùn)算放大器在3.3V電源電壓下,開環(huán)直流增益為99.47dB,單位增益帶寬為204.2MHz,相位裕度為68°,壓擺率為221V/μs,建立時(shí)間是1.03μs,共模抑制比為77.24dB,電源電壓抑制比為72.468dB,版圖面積為13550μm2。
【學(xué)位授予單位】：黑龍江大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2015
【分類號(hào)】：TN722.77

【參考文獻(xiàn)】

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本文編號(hào)：2561472