【摘要】：現(xiàn)代通信系統(tǒng)中數(shù)�；旌闲盘�(hào)芯片(ADC、DAC、PLL等)占據(jù)著非常重要的位置,隨著通信系統(tǒng)不斷提升的帶寬和越來(lái)越高的頻率需求,高速ADC/DAC也朝著高速高精度的方向發(fā)展,這對(duì)芯片的測(cè)試也提出了更高的要求,大大增加了技術(shù)難度。由于各個(gè)廠商ADC/DAC芯片的接口協(xié)議與電平都有一定的差異,同時(shí)芯片需要靜態(tài)和動(dòng)態(tài)多種性能參數(shù)的測(cè)試,這些對(duì)于設(shè)計(jì)一個(gè)通用測(cè)試系統(tǒng)來(lái)說(shuō)并不容易。本文主要討論測(cè)試系統(tǒng)針對(duì)高速ADC芯片測(cè)試方面的設(shè)計(jì),對(duì)于DAC、PLL等芯片其測(cè)試模塊由于篇幅限制,本文不做討論。本文首先介紹了測(cè)試系統(tǒng)的硬件模塊,分為測(cè)試基板和測(cè)試子板,測(cè)試基板使用virtex-7系列FPGA作為主芯片,子板和基板之間使用FMC標(biāo)準(zhǔn)接口相互連接。邏輯設(shè)計(jì)分為高速數(shù)據(jù)傳輸模塊和Microblaze控制模塊。高速模塊主要負(fù)責(zé)數(shù)據(jù)接收、格式轉(zhuǎn)換和高速收發(fā)器配置模塊。控制模塊以FPGA內(nèi)嵌的Microblaze軟核為核心,AXI4總線作為嵌入式系統(tǒng)總線架構(gòu)。利用vivado中的IP集成器工具完成控制模塊邏輯平臺(tái)設(shè)計(jì),最后利用xilinx提供的API庫(kù)函數(shù)完成驅(qū)動(dòng)層設(shè)計(jì)。測(cè)試系統(tǒng)通過(guò)網(wǎng)口與PC機(jī)通信,上位機(jī)軟件接收網(wǎng)口傳輸?shù)臄?shù)據(jù)完成各類(lèi)動(dòng)態(tài)參數(shù)的計(jì)算并輸出結(jié)果。本文選用的待測(cè)芯片為16位125MHz的ADC芯片,在采樣頻率為125MHz,分別輸入三組信號(hào)(10.1MHz,30.1Mhz,70.1Mhz)時(shí),該測(cè)試系統(tǒng)測(cè)試結(jié)果滿足數(shù)據(jù)手冊(cè)規(guī)定的誤差范圍。
【學(xué)位授予單位】：中北大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2017
【分類(lèi)號(hào)】：TN407

【參考文獻(xiàn)】

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本文編號(hào)：2553895