本文關(guān)鍵詞：MEMS諧振式加速度計(jì)頻率檢測(cè)電路設(shè)計(jì)，由筆耕文化傳播整理發(fā)布。

【摘要】：在現(xiàn)今社會(huì)中,加速度計(jì)的微型化和數(shù)字化集成技術(shù)漸漸成為各個(gè)領(lǐng)域競(jìng)相研究的熱點(diǎn)問題。本文研究的MEMS諧振式加速度計(jì)是一種新型的加速度計(jì),其被用來檢測(cè)被測(cè)量對(duì)象加速度信息。與傳統(tǒng)的加速度計(jì)相比,MEMS諧振式加速度計(jì)具有如下的優(yōu)點(diǎn):體積小、輸出信號(hào)穩(wěn)定、精確度高和可靠性高等。MEMS諧振式加速度計(jì)的優(yōu)點(diǎn)主要在于具有高精度的頻率采樣和系統(tǒng)的誤差補(bǔ)償。本文立足于諧振式加速度計(jì)其特有的差動(dòng)頻率輸出的特點(diǎn),對(duì)靜態(tài)與動(dòng)態(tài)工作中的加速度計(jì)進(jìn)行高精度的測(cè)量,研究并設(shè)計(jì)了一種高精度實(shí)時(shí)的頻率檢測(cè)電路,并進(jìn)行了接口電路中數(shù)字檢測(cè)信號(hào)處理補(bǔ)償?shù)脑O(shè)計(jì)。本論文的主要研究設(shè)計(jì)內(nèi)容可以通過以下幾個(gè)部分來展示:本文中具體的電路設(shè)計(jì)主要包括三大模塊,分別為模擬頻率信號(hào)初測(cè)模塊、數(shù)字信號(hào)算法處理模塊和頻率輸出實(shí)時(shí)顯示模塊。其中模擬頻率初測(cè)模塊采用時(shí)序識(shí)別網(wǎng)絡(luò)和基于FPGA的高精度采樣補(bǔ)償技術(shù);數(shù)字信號(hào)處理模塊采用LMS算法進(jìn)行數(shù)據(jù)計(jì)算和補(bǔ)償;出于對(duì)邏輯資源使用量和數(shù)據(jù)處理速度的考慮,頻率輸出顯示時(shí)選用UART串口通信搭載在FPGA上進(jìn)行實(shí)現(xiàn)。本文借助Matlab軟件搭建系統(tǒng)的算法模型,確定性能指標(biāo)為:所設(shè)計(jì)的頻差檢測(cè)系統(tǒng)中隊(duì)的中心頻率為25KHz,動(dòng)態(tài)檢測(cè)頻率范圍為10KHz,加速度檢測(cè)更新周期為200ms下的差頻分辨率可達(dá)到1×10-3 Hz,LMS算法的采樣深度為216,測(cè)量精度為4×10-8。采用QuartusII軟件進(jìn)行IP核配置和編寫Verilog代碼完成各個(gè)模塊的設(shè)計(jì),并利用Modelsim軟件和Quartus II軟件聯(lián)合進(jìn)行仿真,證實(shí)功能的正確性。構(gòu)建基于FPGA的硬件開發(fā)系統(tǒng),包括用戶自定義IP核的配置和整體硬件平臺(tái)的搭建,采用Verilog語言編寫硬件語言,實(shí)現(xiàn)預(yù)期設(shè)計(jì)的功能。最后進(jìn)行板級(jí)驗(yàn)證,利用ASK2C8開發(fā)板對(duì)設(shè)計(jì)進(jìn)行功能仿真和時(shí)序驗(yàn)證,誤差的數(shù)量級(jí)滿足要求,小于0.001Hz。
【關(guān)鍵詞】：諧振式加速度計(jì) 數(shù)字頻率檢測(cè) LMS算法 數(shù)字硬件電路實(shí)現(xiàn)
【學(xué)位授予單位】：哈爾濱工業(yè)大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2016
【分類號(hào)】：TH824.4;TN702
【目錄】：

• 摘要4-5
• Abstract5-8
• 第1章緒論8-17
• 1.1 課題背景8-9
• 1.2 國(guó)內(nèi)外研究發(fā)展及現(xiàn)狀9-15
• 1.2.1 國(guó)外諧振式加速度計(jì)發(fā)展現(xiàn)狀9-13
• 1.2.2 國(guó)內(nèi)加速度計(jì)數(shù)字一體化發(fā)展現(xiàn)狀13-15
• 1.3 本課題的研究目的及意義15-16
• 1.4 主要研究?jī)?nèi)容16-17
• 第2章諧振式加速度計(jì)工作原理17-27
• 2.1 引言17
• 2.2 MEMS諧振式加速度計(jì)工作原理17-20
• 2.3 諧振式加速度計(jì)頻率模擬檢測(cè)原理20-22
• 2.4 諧振式加速度計(jì)數(shù)字檢測(cè)原理22-26
• 2.5 本章小結(jié)26-27
• 第3章數(shù)字諧振式頻差輸出電路27-37
• 3.1 引言27
• 3.2 諧振式頻差輸出電路設(shè)計(jì)27-28
• 3.3 差動(dòng)頻率輸出電路28-31
• 3.4 差頻電路抗干擾設(shè)計(jì)31-33
• 3.4.1 差動(dòng)頻率輸出電路測(cè)試32-33
• 3.5 基于FPGA的高精度數(shù)據(jù)采集33-36
• 3.5.1 采樣測(cè)量原理與方案設(shè)計(jì)33-34
• 3.5.2 高頻數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)34-36
• 3.6 本章小結(jié)36-37
• 第4章 LMS算法補(bǔ)償37-48
• 4.1 引言37
• 4.2 LMS補(bǔ)償算法的結(jié)構(gòu)和開發(fā)37-43
• 4.2.1 lms的算法原理37-38
• 4.2.2 LMS算法的實(shí)現(xiàn)結(jié)構(gòu)38-39
• 4.2.3 LMS算法的字長(zhǎng)效應(yīng)39-40
• 4.2.4 符號(hào)LMS算法原理40-41
• 4.2.5 LMS算法的MATLAB仿真41-43
• 4.3 諧振式頻率計(jì)自適應(yīng)濾波器43-47
• 4.3.1 自適應(yīng)濾波器原理43-45
• 4.3.2 FPGA硬件系統(tǒng)搭建45-47
• 4.4 本章小結(jié)47-48
• 第5章數(shù)字ASIC設(shè)計(jì)及板級(jí)驗(yàn)證48-59
• 5.1 引言48
• 5.2 數(shù)字ASIC設(shè)計(jì)48-53
• 5.2.1 綜合的約束設(shè)計(jì)49-51
• 5.2.2 物理綜合實(shí)現(xiàn)51-53
• 5.3 FPGA的板級(jí)驗(yàn)證53-58
• 5.3.1 FPGA的選型53
• 5.3.2 FPGA的具體開發(fā)流程53
• 5.3.3 整體電路的板級(jí)驗(yàn)證方案53-54
• 5.3.4 驗(yàn)證結(jié)果54-58
• 5.4 本章小結(jié)58-59
• 結(jié)論59-60
• 參考文獻(xiàn)60-65
• 致謝65

  本文關(guān)鍵詞：MEMS諧振式加速度計(jì)頻率檢測(cè)電路設(shè)計(jì)，由筆耕文化傳播整理發(fā)布。

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本文編號(hào)：253935