【摘要】：以深亞微CSMC M5324工藝對(duì)標(biāo)準(zhǔn)單元建庫(kù)流程進(jìn)行系統(tǒng)研究,確立一個(gè)性能好、面積相對(duì)較小的C~2MOS結(jié)構(gòu)D寄存器,對(duì)其進(jìn)行原理圖設(shè)計(jì)優(yōu)化、棍棒圖繪制、版圖設(shè)計(jì)驗(yàn)證、單元表征和LEF文件提取等操作.LED驅(qū)動(dòng)控制芯片使用自行改進(jìn)的C~2MOS結(jié)構(gòu)D寄存器,與使用CSMC提供的標(biāo)準(zhǔn)D寄存器相比,整個(gè)芯片Core面積減少8.1%,進(jìn)行MPW驗(yàn)證,工作正常,性能達(dá)到要求.
【圖文】：

egisterandmakesitsschematicdesignoptimization，drawingsticksdiagram，layoutdesignandverification，cellcharacterizationandleffileextractionandsoon．TheLEDdrivercontrolchipmakesuseofselfimprovedC2MOSstructureDregister，comparedtoadoptingthestandardDregisterwhichisprovidedbyCSMC，thewholechipcoreareaisdecreasedby8．1%．BytheMPWverifitation，thechipisworkednormallyandmettheperformancerequirements．Keywords:stickdiagram;standardcell;cellcharacterization;Milkywayreferencelibrary0引言圖1標(biāo)準(zhǔn)單元庫(kù)建庫(kù)流程Fig．1Standardcelllibraryprocess隨著集成電路技術(shù)的迅猛發(fā)展，半導(dǎo)體工藝已從深亞微米邁入了納米級(jí)別，晶體管層次設(shè)計(jì)的復(fù)雜程度也越來(lái)越高，系統(tǒng)級(jí)集成電路芯片的規(guī)模也已從最初的大規(guī)模(LSI)發(fā)展為今天的極大規(guī)模(GLSI)，因此采用全定制設(shè)計(jì)數(shù)字芯片已不再是切實(shí)可行的方法了．基于標(biāo)準(zhǔn)單元庫(kù)法設(shè)計(jì)專用集成電路技術(shù)受到廣泛青睞，它具有自動(dòng)化程度高、研發(fā)周期短、研發(fā)成本低、可靠性高等優(yōu)點(diǎn)，能在最短的研發(fā)時(shí)間內(nèi)，保證芯片最大的成功率．標(biāo)準(zhǔn)單元性能好壞對(duì)整個(gè)芯片設(shè)計(jì)的性能、功耗、面積和成品率起著至關(guān)重要的作用，而由Foundry提供的標(biāo)準(zhǔn)單元庫(kù)有一個(gè)共性，即單元面積偏大，時(shí)序特性較保守等．因此部分集成電路設(shè)計(jì)公司不惜人力、物力和財(cái)力去設(shè)計(jì)擁有一套自己的標(biāo)準(zhǔn)單元庫(kù)．自行開(kāi)發(fā)標(biāo)準(zhǔn)的D寄存器單元流程如圖1所示．收稿日期:2015－10－19通訊作者:王仁平(1972－)，副教授，主要從事數(shù)字集成電路設(shè)計(jì)方面的研究，rpwang@fzu．edu．cn基金項(xiàng)目:國(guó)家自然科學(xué)基金資助項(xiàng)目(61404030);福建省教育廳科技資助項(xiàng)目(JA13039)

第1期王仁平，等:優(yōu)化芯片面積的標(biāo)準(zhǔn)單元庫(kù)改進(jìn)http://xbzrb．fzu．edu．cnLED驅(qū)動(dòng)控制芯片基于CSMCM5324工藝進(jìn)行邏輯綜合打平后，Core單元數(shù)為342個(gè)中就含98個(gè)D寄存器，而CSMC提供D寄存器最小面積為15．4μm×36．4μm，如何改進(jìn)基本D寄存器等標(biāo)準(zhǔn)單元，進(jìn)一步優(yōu)化芯片面積，降低芯片成本成為該芯片能否有市場(chǎng)競(jìng)爭(zhēng)力的關(guān)鍵，1改進(jìn)D寄存器的設(shè)計(jì)及驗(yàn)證1．1D寄存器電路結(jié)構(gòu)選擇圖2CSMC的D寄存器原理圖Fig．2SchematicdiagramforCSMCDregisterD寄存器的性能通常用建立時(shí)間、保持時(shí)間、傳播時(shí)間和輸入到輸出的延時(shí)來(lái)衡量，，衡量建立時(shí)間假定工作于最壞的工藝、電壓和溫度環(huán)境下;衡量保持時(shí)間假定工作于最好的工藝、電壓和溫度環(huán)境下．對(duì)于設(shè)計(jì)D寄存器標(biāo)準(zhǔn)單元，為提高性能，總是盡可能減小建立時(shí)間和時(shí)鐘到輸出的傳播延時(shí)，對(duì)于D寄存器，尤其需要工作在時(shí)鐘頻率很高環(huán)境下．實(shí)現(xiàn)D寄存器結(jié)構(gòu)有多種多樣，基于與門邏輯的傳統(tǒng)主從型D寄存器，其優(yōu)點(diǎn)避免了門延時(shí)產(chǎn)生冒險(xiǎn)和競(jìng)爭(zhēng)，時(shí)鐘負(fù)載少，缺點(diǎn)是晶體管數(shù)目過(guò)多，單元面積大．CSMC的D寄存器原理圖如圖2所示，基于傳輸門和多路開(kāi)關(guān)的電路結(jié)構(gòu)，這種結(jié)構(gòu)是最常用的技術(shù)，原理清晰，工作穩(wěn)定，由28個(gè)MOS管組成，單元面積較大，最小驅(qū)動(dòng)能力的單元面積為36．4μm×15．4μm，建立時(shí)間為3個(gè)反相器延時(shí)+1個(gè)傳輸門延時(shí)，傳播時(shí)間為2個(gè)反相器傳播延時(shí)+1個(gè)傳輸門延時(shí)，輸入到輸出的延時(shí)較長(zhǎng)．圖3C2MOS結(jié)構(gòu)D寄存器原理圖Fig．3SchematicdiagramforC2MOSstructureDregister通過(guò)了解各種D寄存器結(jié)構(gòu)的優(yōu)缺點(diǎn)，綜合考慮面積、穩(wěn)定性、性能和版圖實(shí)現(xiàn)復(fù)雜度等因素，決定采用時(shí)鐘控制CMOS(C2MOS)結(jié)構(gòu)D寄存器［1］，其原理圖如圖3所示，這種結(jié)構(gòu)僅需22個(gè)MOS管，輸入到輸出的延時(shí)較短，?
【作者單位】： 福州大學(xué)物理與信息工程學(xué)院;
【基金】：國(guó)家自然科學(xué)基金資助項(xiàng)目(61404030) 福建省教育廳科技資助項(xiàng)目(JA13039)
【分類號(hào)】：TN40

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本文編號(hào)：2532877