【摘要】：隨著軟件無線電技術(shù)的發(fā)展,科研單位和無線電愛好者擁有了低成本的無線設(shè)備開發(fā)平臺,但是還缺乏低成本的測試環(huán)境。本文的主要目標是在可編程邏輯門陣列FPGA(Field Programmable Gate Array)平臺上設(shè)計一個基帶無線信道模擬器�；谲浖䦟崿F(xiàn)的瑞利衰落信道的研究已經(jīng)有悠久的歷史,但是用軟件來實現(xiàn)具有速度慢的特點,近年來,隨著可編程邏輯器件的發(fā)展以及硬件仿真工具性能的提高,使得基于硬件實現(xiàn)的無線信道模擬器有了很好的研究平臺。 圍繞無線信道模擬器設(shè)計這一問題,本文主要完成了以下工作：首先,對高斯隨機數(shù)的產(chǎn)生方法進行了全面的調(diào)研和比較。重點研究了Box-Muller算法和Wallace算法在FPGA上的實現(xiàn)問題。Box-Muller涉及正余弦、根號、對數(shù)等復雜的超越函數(shù)計算問題,坐標旋轉(zhuǎn)數(shù)字計算方法(Coordinate Rotation Digital Computer)CORDIC可以用寄存器移位的方法在FPGA上實現(xiàn)正余弦、根號、對數(shù)等浮點數(shù)運算。而傳統(tǒng)的CORDIC算法在收斂域、移位次數(shù)上有一定的缺陷,針對這個缺點,本文采用改進型定義域折疊式數(shù)位計算機坐標旋轉(zhuǎn)演算法MDF-CORIDC算法和改進收斂域CORDIC算法來提高運算精確度。在同樣疊代13次的情況下,傳統(tǒng)的CORDIC算法精確度為10-3,經(jīng)過改進的CORDIC算法的精確度為10-。其次,Wallace算法雖然沒有涉及到復雜的運算,有利于硬件的實現(xiàn),但是其產(chǎn)生的高斯隨機數(shù)與初始值之間存在相關(guān)性,針對Box-Muller和Wallace算法各自的優(yōu)缺點,本文將兩者結(jié)合,用Box-Muller所產(chǎn)生的高斯隨機數(shù)來更新Wallace算法的源數(shù)據(jù)池,這樣可以降低Wallace算法的相關(guān)性。最后,本文在FPGA上使高斯隨機數(shù)通過服從Jakes頻譜特性的低通濾波器來獲得瑞利衰落系數(shù)從而實現(xiàn)瑞利衰落信道。
【圖文】：

圖5-1是32比特均勾隨機數(shù)產(chǎn)生模塊FPGA用ISIM的仿真圖，在圖中uniform就是我們所要求的32比特無符號隨機數(shù)。圖5-2是將FPGA的均勾隨機數(shù)導出到文本文件后，由matlab對其畫出包絡(luò)概率密度，發(fā)現(xiàn)其符合均勻隨機數(shù)的概率密度。并且其均值為0.5，方差為1/12。在MATLAB中用卡方檢驗函

2比特?
【學位授予單位】：北京郵電大學
【學位級別】：碩士
【學位授予年份】：2015
【分類號】：TN92;TN791

【參考文獻】

相關(guān)期刊論文 前2條

1 李剛;萬里;林凌;;基于FPGA的自然對數(shù)變換器的設(shè)計與實現(xiàn)[J];電子產(chǎn)品世界;2008年08期

2 須海江,丁凱,婁曉光;高精度數(shù)字式高斯白噪聲發(fā)生器的FPGA實現(xiàn)[J];電子工程師;2005年04期

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本文編號：2517839