發(fā)布時間：2019-06-27 16:19

【摘要】：提出了一種應用于低電源電壓的改進型高速超低功耗雙電流動態(tài)鎖存比較器。在不增加電路復雜度的情況下,通過在傳統(tǒng)雙電流動態(tài)比較器中增加一條額外的放電途徑,使得比較器能夠快速地從復位狀態(tài)進入到再生階段,縮短了整個過程的延遲時間,更重要的是擴寬了輸入共模范圍,同時降低了延遲時間對共模輸入電壓的依賴性。電路基于SMIC 0.18μm CMOS工藝進行設計與仿真,仿真結(jié)果表明,在時鐘頻率為1GHz,輸入電壓差為5mV時,延遲時間為294ps,功耗僅為52μW。
[Abstract]:An improved high speed ultra low power dual current dynamic latch comparator for low power supply voltage is proposed. Without increasing the complexity of the circuit, by adding an additional discharge path to the traditional dual-current dynamic comparator, the comparator can quickly enter the regeneration stage from the reset state, shorten the delay time of the whole process, and, more importantly, broaden the input common-mode range and reduce the dependence of the delay time on the common-mode input voltage. The circuit is designed and simulated based on SMIC 0.18 渭 m CMOS process. The simulation results show that when the clock frequency is 1 GHz and the input voltage difference is 5mV, the delay time is 294 PS and the power consumption is only 52 渭 W.
【作者單位】： 廣西精密導航技術(shù)與應用重點實驗室;
【基金】：廣西自然科學基金資助項目(2013GXNSFAA019333,2014GXNSFAA019333) 國家自然科學基金資助項目(61161003,61264001,61166004)
【分類號】：TN792

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本文編號：2506958