【摘要】：伴隨著我國(guó)國(guó)民經(jīng)濟(jì)的快速發(fā)展和社會(huì)信息化進(jìn)程的加快,信息的安全問(wèn)題也隨之得到了越來(lái)越多的關(guān)注,對(duì)信息安全的核心密碼技術(shù)的研究就變得重要而緊迫。本文介紹了基于FPGA的RC5加密芯片的設(shè)計(jì)與實(shí)現(xiàn),RC5的字長(zhǎng)、加密輪數(shù)密鑰長(zhǎng)度都可以改變,而且只涉及初等運(yùn)算,這使它具有很好的適應(yīng)性和很高的運(yùn)算速度,非常適用于硬件和軟件實(shí)現(xiàn),從而具有廣泛的應(yīng)用。本文在分析RC5加密算法原理的基礎(chǔ)上提出了一種基于全循環(huán)模式的規(guī)模優(yōu)化的電路設(shè)計(jì)方案,即在芯片中只設(shè)置實(shí)現(xiàn)一輪加／解密變換所需要的硬件電路,在有限狀態(tài)機(jī)的控制下,通過(guò)循環(huán)使用該電路12次完成對(duì)一組數(shù)據(jù)的12輪加／解密變換。基于上述設(shè)計(jì)思想,本文針對(duì)字長(zhǎng)為32位、加密輪數(shù)為12輪、密鑰長(zhǎng)度為16個(gè)字節(jié)的RC5加密芯片的體系結(jié)構(gòu)進(jìn)行了詳細(xì)設(shè)計(jì),建立了該芯片的Verilog HDL模型并進(jìn)行了功能仿真,基于FPGA對(duì)該Verilog HDL模型進(jìn)行了綜合優(yōu)化、布局布線、靜態(tài)時(shí)序分析,最終基于FPGA實(shí)現(xiàn)了RC5-32/12/16加密芯片,并在真實(shí)的應(yīng)用環(huán)境中對(duì)其進(jìn)行了測(cè)試。測(cè)試結(jié)果表明所設(shè)計(jì)的RC5-32/12/16加密芯片實(shí)現(xiàn)了預(yù)期的功能。本論文研究中使用的EDA工具軟件是Modelsim10.0和QuartusⅡ 9.1,硬件實(shí)現(xiàn)使用的FPGA芯片是ALTERA公司的Cyclone EP1C12Q240C8.實(shí)驗(yàn)結(jié)果表明,RC5加密芯片共使用了1782個(gè)邏輯單元,系統(tǒng)的時(shí)鐘頻率可以達(dá)到64.4MHz,信息加／解密的峰值速度為343Mb/s,系統(tǒng)功耗為82.54mW。
[Abstract]:With the rapid development of our national economy and the acceleration of the social information process, the security of information has also been paid more and more attention, and the research on the core cipher technology of information security becomes more and more important and urgent. This paper introduces the design and implementation of the RC5 encryption chip based on FPGA, the word length of the RC5 and the length of the encryption wheel number can be changed, and only the elementary operation is involved, which makes it have good adaptability and high operation speed, and is very suitable for the realization of hardware and software. So as to have a wide application. Based on the analysis of the principle of the RC5 encryption algorithm, a circuit design scheme based on the full-loop mode is proposed, that is, only the hardware circuit needed to realize the one-round addition/ decryption transform is set in the chip, and under the control of the finite state machine, The 12-wheel-plus/ decryption transformation of a set of data is completed by a loop using the circuit 12 times. Based on the above-mentioned design idea, the architecture of the RC5 encryption chip with a word length of 32 bits, an encryption wheel number of 12 wheels and a key length of 16 bytes is designed in detail, the Verilog HDL model of the chip is established and the function simulation is carried out, Based on the FPGA, the Verilog HDL model is comprehensively optimized, the layout and the static timing analysis are carried out, and the RC5-32/12/16 encryption chip is finally realized on the basis of the FPGA, and the test is carried out in the real application environment. The test results show that the designed RC5-32/12/16 encryption chip has the expected function. The EDA tool software used in this thesis is Modelsim10.0 and Quartus II.1. The FPGA chip for hardware implementation is the Cyclone EP1C12Q240C8 of ALTERA. The experimental results show that the RC5 encryption chip uses 1782 logic units, the clock frequency of the system can reach 64.4 MHz, the peak speed of the information addition/ decryption is 343Mb/ s, and the power consumption of the system is 82.54 mW.
【學(xué)位授予單位】：青島科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2015
【分類號(hào)】：TN402;TN918.4

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本文編號(hào)：2501736