【摘要】：當前納米互補金屬氧化物半導體(complementary metal oxide semiconductor,CMOS)集成電路設計中,利用電源門控(power gating,PG)技術來降低靜態(tài)功耗已成為一種趨勢。隨著集成電路工藝尺寸的不斷縮小,負偏置溫度不穩(wěn)定性(negative bias temperature instability,NBTI)帶來的電路老化問題越來越嚴重。當Header型PG電路處于正常工作模式時,休眠管(sleep transistor,ST)會受到NBTI老化效應的影響,導致PG電路的性能損失加重。文章通過對PG電路的NBTI老化特性分析,提出了考慮NBTI的PG電路性能損失模型;利用PG電路的NBTI老化特性將ST進行分組,并通過間斷接通ST,等效于動態(tài)調(diào)節(jié)ST的尺寸或導通電阻,來減小由ST老化引起的PG電路性能損失。結果表明,動態(tài)ST尺寸方法與傳統(tǒng)ST尺寸方法相比,可以使PG電路的使用壽命提高30%左右,并且提出的模型與HSPICE仿真結果所得到的趨勢相吻合。
[Abstract]:In the current design of nano-complementary metal oxide semiconductor (complementary metal oxide semiconductor,CMOS) integrated circuits, the use of power gating (power gating,PG) technology to reduce static power consumption has become a trend. With the shrinking of IC process size, negative bias temperature instability (negative bias temperature instability,NBTI) brings about more and more serious circuit aging problems. When the head type PG circuit is in normal working mode, the dormant tube (sleep transistor,ST) will be affected by the aging effect of NBTI, and the performance loss of the PG circuit will be aggravated. Based on the analysis of the aging characteristics of NBTI in PG circuits, a performance loss model of PG circuits considering NBTI is proposed in this paper. The NBTI aging characteristics of the PG circuit are used to group the ST and to reduce the performance loss of the PG circuit caused by the ST aging by adjusting the size or on-resistance of the ST dynamically by intermittently switching on the ST,. The results show that the dynamic ST size method can increase the service life of PG circuits by about 30% compared with the traditional ST size method, and the proposed model is consistent with the trend of HSPICE simulation results.
【作者單位】： 合肥工業(yè)大學電子科學與應用物理學院;安徽理工大學計算機科學與工程學院;
【基金】：國家自然科學基金資助項目(61371025;61574052;61404001)
【分類號】：TN432

【參考文獻】

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