【摘要】：如今,數(shù)字信號處理技術(shù)已然成為了信號處理中最為重要的一項技術(shù),并在通信,雷達,醫(yī)療儀器,語音識別等重要領(lǐng)域被廣泛應(yīng)用。模數(shù)轉(zhuǎn)換器(ADC)作為用來將模擬信號轉(zhuǎn)換為數(shù)字信號的電子元件,在這個數(shù)字化技術(shù)急速發(fā)展的時代中的重要地位日趨明顯。但速度與精度之間的矛盾關(guān)系嚴重制約了ADC性能的提高。時間交織模數(shù)轉(zhuǎn)換器(TIADC)結(jié)構(gòu)成為了突破瓶頸的重要選擇。它采用多個通道并行交替采樣的結(jié)構(gòu),在維持子通道ADC的轉(zhuǎn)換精度不變的情況下,成倍提高了ADC的整體采樣率。但是工藝誤差會導(dǎo)致TIADC各個通道之間存在失調(diào)失配、增益失配和時鐘失配,這些失配誤差將嚴重制約交織后整體系統(tǒng)的動態(tài)性能。數(shù)字校準技術(shù)就成為了提升TIADC性能的關(guān)鍵技術(shù)。本文首先在TIADC工作原理的基礎(chǔ)上針對三種失配建立了系統(tǒng)等效誤差模型,在理論層面分析了它們給系統(tǒng)性能造成的影響,并以此為基礎(chǔ)對現(xiàn)已有校準算法的適用范圍進行了分析。接下來,針對三種失配誤差設(shè)計了一種基于LMS自適應(yīng)濾波的全數(shù)字后臺校準算法。該算法通過改進的變步長LMS自適應(yīng)濾波器對增益失配和時鐘失配誤差進行校準,提高了自適應(yīng)過程的收斂速度,而失調(diào)失配則通過指數(shù)平均器累加消除。為了驗證算法的有效性,本文首先在Matlab/Simulink中以精度10bits,采樣率200MHz的Pipeline ADC為子通道建立了5通道TIADC模型,完成了算法的功能設(shè)計與驗證。并在此基礎(chǔ)上用Modelsim對算法的Verilog HDL編碼進行了仿真驗證。最后,FPGA驗證結(jié)果表明,當(dāng)輸入頻率為29.8MHz,采樣頻率為1 GHz時,該算法能夠?qū)⒑惺涞腡IADC系統(tǒng)有效位數(shù)從3.31562bits提升到9.33113bits,將SNR從21.72dB提高到了57.95dB。
[Abstract]:Nowadays, digital signal processing technology has become the most important technology in signal processing, and has been widely used in communication, radar, medical instruments, speech recognition and other important fields. Analog-to-digital converter (ADC), as an electronic component used to convert analog signal into digital signal, is becoming more and more important in the era of rapid development of digital technology. However, the contradiction between speed and precision seriously restricts the improvement of ADC performance. The (TIADC) structure of time interleaved ADC has become an important choice to break through the bottleneck. It adopts a multi-channel parallel alternate sampling structure, which can increase the overall sampling rate of ADC by multiplying the conversion accuracy of the sub-channel ADC. However, the process errors will lead to mismatch, gain mismatch and clock mismatch between TIADC channels. These mismatch errors will seriously restrict the dynamic performance of the whole system after interleaving. Digital calibration technology has become the key technology to improve the performance of TIADC. In this paper, based on the working principle of TIADC, the system equivalent error model is established for three mismatches, and the influence of them on system performance is analyzed theoretically. On this basis, the scope of application of existing calibration algorithms is analyzed. Then, a full digital background calibration algorithm based on LMS adaptive filter is designed for three mismatch errors. The improved variable step size LMS adaptive filter is used to calibrate the gain mismatch and clock mismatch, which improves the convergence rate of the adaptive process, while the offset mismatch is eliminated by the exponential average cumulatively. In order to verify the validity of the algorithm, a five-channel TIADC model is established in Matlab/Simulink with precision of 10 bits and Pipeline ADC of sampling rate 200MHz as the sub-channel, and the function of the algorithm is designed and verified. On this basis, the Verilog HDL coding of the algorithm is simulated with Modelsim. Finally, the FPGA verification results show that when the input frequency is 29.8 MHz and the sampling frequency is 1 GHz, the algorithm can increase the effective bit number of TIADC system with mismatch from 3.31562bits to 9.33113 bits and SNR from 21.72dB to 57.95 dB.
【學(xué)位授予單位】：合肥工業(yè)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2015
【分類號】：TN792

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本文編號：2414369