【摘要】：分頻器作為電子系統(tǒng)中常處于高頻段工作的基本模塊,在頻率綜合器、正交信號生成、時鐘產(chǎn)生、數(shù)據(jù)恢復以及高頻光纖通信系統(tǒng)中得到廣泛應用,分頻器的工作狀態(tài)常常成為高速電子系統(tǒng)工作的瓶頸之一,其特性往往對電子系統(tǒng)性能也有決定性的影響。論文設計的多模分頻器主要采用九級級聯(lián)的除2/除3單元構成。除2/除3模塊的主要單元是高速觸發(fā)器,在綜合考慮設計中速度、面積和功耗的要求后,選擇在頻率較高處采用MOS電流模邏輯(Mos Current Mode Logic,MCML)結構,在頻率較低處采用真單相時鐘(True Single Phase Clock,TSPC)結構。針對除2/除3單元具有模塊化、易于優(yōu)化功耗,但實現(xiàn)分頻比范圍有限的缺點,通過添加適當?shù)拈T級和輸出級電路,擴寬了分頻比范圍,使其既能實現(xiàn)高速、低功耗的性能指標,也能實現(xiàn)寬分頻比。論文基于CSMC 0.5?m CMOS工藝,工作的電源電壓為2.5V,加載輸入頻率為0.5GHz~3GHz范圍的時鐘信號時,用Cadence Spectre仿真,仿真結果表明該多模分頻器能在128~1023范圍內(nèi)連續(xù)變化且可以配置,滿足設計要求。
[Abstract]:As a basic module in electronic system, frequency divider is widely used in frequency synthesizer, orthogonal signal generation, clock generation, data recovery and high frequency optical fiber communication system. The working state of frequency divider often becomes one of the bottlenecks of high-speed electronic system, and its characteristics often have a decisive effect on the performance of electronic system. The multimode divider designed in this paper is mainly composed of 9-stage cascade divider 2 / divider 3 units. The main unit of except 2 / 3 module is high speed flip-flop. After considering the requirements of speed, area and power consumption in the design, MOS current mode logic (Mos Current Mode Logic,MCML (Mos Current Mode Logic,MCML) structure is adopted at higher frequency. The true single phase clock (True Single Phase Clock,TSPC) structure is used at lower frequency. In view of the modularization of divided-2 / divide-3 unit, which is easy to optimize power consumption, but the range of divide-frequency ratio is limited, by adding appropriate gate level and output stage circuit, the range of divide-frequency ratio is widened, which can realize high speed. Low power performance index, but also can achieve wide frequency division ratio. Based on the CSMC 0.5m CMOS technology, the working voltage is 2.5V. When the clock signal with input frequency of 0.5GHz~3GHz range is loaded, the Cadence Spectre simulation is used. The simulation results show that the multi-mode divider can be continuously varied and configurable in the range of 128B1023, which meets the design requirements.
【學位授予單位】：貴州大學
【學位級別】：碩士
【學位授予年份】：2015
【分類號】：TN772

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本文編號：2334192