【摘要】：為了在提高芯片測(cè)試覆蓋率的同時(shí)減少生產(chǎn)測(cè)試時(shí)的測(cè)試向量,提出了一種基于對(duì)電路進(jìn)行抗隨機(jī)向量故障分析,進(jìn)而在電路中插入測(cè)試點(diǎn),從而提供芯片的測(cè)試效率的方法。實(shí)際電路的實(shí)驗(yàn)結(jié)果表明,使用了該方法的可測(cè)性設(shè)計(jì),在不損失測(cè)試覆蓋率的情況下,能夠有效地減少平均45.85%的測(cè)試向量,從而幫助設(shè)計(jì)者提高芯片的測(cè)試效率。
[Abstract]:In order to improve the test coverage and reduce the test vector in production, a method of anti-random vector fault analysis based on the circuit is proposed, and then the test point is inserted into the circuit, thus providing the test efficiency of the chip. The experimental results of the practical circuit show that the testability design of this method can effectively reduce the average test vector by 45.85% without losing the test coverage, thus helping the designer to improve the testing efficiency of the chip.
【作者單位】： 格羅方德半導(dǎo)體科技(上海)有限公司;
【分類號(hào)】：TN407

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1 邵正隆;面向復(fù)用的軟件測(cè)試設(shè)計(jì)模型的研究與實(shí)現(xiàn)[D];清華大學(xué);2006年

2 路鑫;基于UML模型的軟件測(cè)試設(shè)計(jì)策略研究[D];北京郵電大學(xué);2014年

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本文編號(hào)：2324494