【摘要】：毫米波寬帶分頻器作為毫米波頻率綜合器中的關鍵模塊之一,用于對VCO的輸出信號進行分頻從而獲得穩(wěn)定的本振信號。其性能極大地影響整個毫米波頻率綜合器性能,因此設計高速、低功耗、分頻比可變的分頻器具有重要的意義。根據(jù)ALMA Bandl(31.3～45GHz)硅基成像陣列鎖相環(huán)頻率綜合器的系統(tǒng)指標要求,鎖相環(huán)應工作在27.3-33GHz頻率范圍內,輸入?yún)⒖碱l率設定為50MHz。因此,本文需要設計的毫米波寬帶分頻器工作頻率應覆蓋27.3-33GHz,分頻比為546-660。為了達到0.1GHz的頻率分辨率,本文采用二分頻器與可編程分頻器級聯(lián)結構。為了滿足毫米波寬帶需求本文提出的毫米波寬帶分頻器由毫米波寬帶二分頻器和基于脈沖吞咽計數(shù)器的可編程分頻器組成。本文最后給出了該毫米波寬帶分頻器在硅基成像陣列鎖相環(huán)中的應用方案。本文采用90nm CMOS工藝對各芯片進行了電路設計、前仿真、版圖設計、后仿真,并進行了流片和測試驗證。毫米波寬帶二分頻器采用兩級DCML觸發(fā)器結構,利用螺旋電感和傳輸線電感的串聯(lián)峰化作用對帶尾電流源的DCML分頻器和Razavi結構DCML分頻器進行了設計改進,提高了輸入靈敏度,并通過優(yōu)化電路尺寸和采用偽對稱版圖設計首次將Razavi結構二分頻器的工作頻率提高到40GHz。測試結果表明,改進的Razavi結構DCML分頻器實現(xiàn)了300MHz～40GHz工作頻率、-40dBm輸入靈敏度、最低功耗為0.96mmW的高性能毫米波寬帶分頻,芯片面積為0.51x0.50mm2。基于脈沖吞咽計數(shù)器的可編程分頻器由8/9雙模分頻器和可編程脈沖吞咽計數(shù)器構成。其中8/9雙模分頻器采用改進的內嵌或門的CML同步4/5分頻器和異步二分頻器結構,后仿真結果表明該雙模分頻器能夠工作在10-20GHz；最低輸入電壓幅度為50mV.功耗最低僅為3.84mW。可編程脈沖吞咽計數(shù)器采用改進的帶置數(shù)功能的TSPC D觸發(fā)器,提高了計數(shù)器工作速度。測試結果表明,該可編程分頻器工作頻率為7-20.5GHz；分頻比為16～519；核心電路功耗為8.52mW；輸入靈敏度為-23dBm：芯片面積為0.575×0.475mm2。在改進的Razavi結構DCML毫米波寬帶二分頻器和基于脈沖吞咽計數(shù)器的可編程分頻器研究的基礎上,本文設計了一款25-37GHz毫米波寬帶分頻器,測試結果表明：該毫米波寬帶分頻器分頻比為32～1038；當工作頻率為37GHz、頻偏為1MHz時的相位噪聲低于-130dBc/Hz,靈敏度優(yōu)于-20dBm,動態(tài)功耗為17.88mW：芯片面積為0.730x0.475mm2。同時將其應用于基于CP的ALMA Band 1硅基成像陣列鎖相環(huán)中,測試結果表明：該鎖相環(huán)工作的最高工作頻率達34.027GHz,當分頻比為556時,在1MHz頻偏處的相位噪聲為-91.332dBc/Hz、3MHz頻偏處的相位噪聲為-107.612dBc/Hz。該鎖相環(huán)功耗為30.72mW,芯片面積為1.32x1.01mm2。綜上,本文設計的毫米波寬帶分頻器可用于ALMA Band1硅基成像陣列鎖相環(huán)以及其它毫米波頻率綜合器中。
[Abstract]:As one of the key modules of millimeter-wave frequency synthesizer, millimeter-wave wideband frequency divider is used to divide the output signal of VCO to obtain stable local oscillator signal. Its performance greatly affects the performance of the whole millimeter-wave frequency synthesizer, so it is of great significance to design a frequency divider with high speed, low power consumption and variable frequency division ratio. According to the system requirements of ALMA Bandl (31.3~45GHz) silicon imaging array PLL frequency synthesizer, PLL should work in the 27.3-33GHz frequency range, the input reference frequency is set to 50MHz. Therefore, the working frequency of the millimeter wave wideband frequency divider to be designed in this paper should cover 27.3-33 GHz, and the frequency division ratio is 546-660. In order to achieve the frequency resolution of 0.1GHz, a cascade structure of two frequency divider and programmable frequency divider is adopted in this paper. In order to meet the requirement of millimeter-wave broadband, the millimeter-wave frequency divider proposed in this paper consists of a millimeter-wave wideband frequency divider and a programmable divider based on pulse swallowing counter. Finally, the application scheme of the millimeter wave wideband frequency divider in silicon based imaging array PLL is presented. In this paper, the circuit design, pre-simulation, layout design, post-simulation, flow sheet and test verification of each chip are carried out by using 90nm CMOS process. The millimeter-wave wideband frequency divider adopts two-stage DCML flip-flop structure. The DCML divider with tail current source and the DCML divider with Razavi structure are designed and improved by using the series peak action of spiral inductor and transmission line inductor, and the input sensitivity is improved. By optimizing the circuit size and using pseudo-symmetric layout, the frequency of Razavi divider is increased to 40 GHz for the first time. The test results show that the improved DCML divider with Razavi structure realizes the 300MHz~40GHz frequency, the input sensitivity of 40dBm, and the minimum power dissipation is 0.96mmW. The chip area is 0.51x0.50mm2. The programmable divider based on pulse swallowing counter is composed of 8 / 9 dual mode frequency divider and programmable pulse swallowing counter. The 8 / 9 dual-mode divider uses an improved CML synchronous 4 / 5 frequency divider and an asynchronous dicusser structure. The simulation results show that the dual-mode divider can work at 10-20 GHz and the minimum input voltage amplitude is 50 MV. The lowest power consumption is only 3.84 MW. The programmable pulse swallowing counter adopts the improved TSPC D flip-flop with the function of number setting, which improves the working speed of the counter. The test results show that the frequency of the programmable divider is 7-20.5 GHz, the frequency division ratio is 16519, the power consumption of the core circuit is 8.52 MW, the input sensitivity is -23dBmand, the chip area is 0.575 脳 0.475mm2m2. Based on the research of the improved Razavi DCML millimeter wave wideband frequency divider and the programmable frequency divider based on pulse swallowing counter, a 25-37GHz millimeter wave wideband frequency divider is designed in this paper. The test results show that the frequency division ratio of the millimeter-wave wideband frequency divider is 32 / 1038. When the operating frequency is 37GHz and the frequency offset is 1MHz, the phase noise is lower than -130dBc / Hz, the sensitivity is better than -20dBm, the dynamic power consumption is 17.88mW, and the chip area is 0.730x0.475mm ~ 2. At the same time, it is applied to the ALMA Band _ 1 silicon-based imaging array phase-locked loop based on CP. The test results show that the highest working frequency of the PLL is 34.027 GHz, and the phase noise at the 1MHz frequency offset is -91.332 dBc / Hz when the frequency division ratio is 556. The phase noise at the frequency offset of 3MHz is -107.612 dBc / Hz. The power consumption of the PLL is 30.72 MW and the chip area is 1.32 x 1.01mm-2. In summary, the millimeter-wave wideband frequency divider designed in this paper can be used in ALMA Band1 silicon-based imaging array PLL and other millimeter-wave frequency synthesizers.
【學位授予單位】：東南大學
【學位級別】：博士
【學位授予年份】：2015
【分類號】：TN772;TN402

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本文編號：2306561