【摘要】：隨著SoC復(fù)雜度和集成度不斷提升,數(shù)模混合信號系統(tǒng)的應(yīng)用變得更加普及和多樣化。在混合系統(tǒng)設(shè)計驗證過程中,如果在各個階段都采用Spice模型仿真驗證的方法,會大幅延長驗證的周期和減緩設(shè)計迭代的速度,而全部采用數(shù)字離散功能模型,又丟失模擬部分的仿真精度和性能參數(shù)。論文結(jié)合已經(jīng)成熟的混合信號建模方法,對信號監(jiān)測比較器進行分析和建模,達到仿真速度和精度的折衷,從而滿足混合信號系統(tǒng)驗證要求和需要。本文基于Verilog-AMS平臺主要分析和建立了有信號監(jiān)測功能的比較器電路完整的行為模型。論文首先介紹了該電路的應(yīng)用背景和Verilog-AMS平臺的特點,然后介紹數(shù)模轉(zhuǎn)換器和比較器的工作原理和主要結(jié)構(gòu),通過這些介紹和對比分析得出論文建模對象所用的電路結(jié)構(gòu)。最后系統(tǒng)的將信號監(jiān)測比較器電路分解為結(jié)構(gòu)和功能相互獨立的各個電路模塊,通過理論分析各模塊功能的行為特點,建立相應(yīng)的行為模型,使用Verilog-AMS語言對行為模型進行描述,同時采用Cadence�；旌戏抡孳浖䦟Ω餍袨槟Ｐ瓦M行仿真,并對電路模型和真實電路仿真結(jié)果進行了對比和分析。通過仿真結(jié)果可知比較器模型的開環(huán)增益為80dB,相比于Spice仿真其誤差為1.25%,；低速和高速模式下建立時間分別為38.8μs和2.2μs,相比與Spice仿真誤差均在15%內(nèi)；DAC部分在3V和1.5V參考基準(zhǔn)源下建立時間分別為79ns和63ns,工作電流為9.1μA,相比于Spice仿真建立時間誤差均在15%以內(nèi),電流誤差在3.3%；系統(tǒng)總的工作電流為21μA,相比于Spice仿真誤差為10%。對比Spice仿真結(jié)果表明通過這種方法對數(shù)�；旌闲盘栯娐方⑿袨榧壞Ｐ湍軌虿粌H能夠在一定程度上反映電路的真實的物理特性和保證仿真精度,在速度上還有不低于50倍的提升,從而加快設(shè)計和驗證進程。
[Abstract]:With the increasing complexity and integration of SoC, the applications of digital-analog mixed signal systems become more and more popular and diversified. In the process of hybrid system design verification, if the method of Spice model simulation is used in every stage, the period of verification will be greatly prolonged and the speed of design iteration will be slowed down, and the digital discrete function model will be adopted. The simulation accuracy and performance parameters are also lost. Combined with the mature modeling method of mixed signal, the paper analyzes and models the signal monitor comparator, and achieves the tradeoff between the speed and precision of simulation, so as to meet the requirements and requirements of the mixed signal system verification. Based on Verilog-AMS platform, a complete circuit behavior model of comparator with signal monitoring function is analyzed and established in this paper. This paper first introduces the application background of the circuit and the characteristics of the Verilog-AMS platform, then introduces the working principle and main structure of the digital-to-analog converter and comparator. Through these introductions and comparative analysis, the circuit structure used in the paper modeling object is obtained. Finally, the circuit of the signal monitoring comparator is decomposed into each circuit module with independent structure and function. Through the theoretical analysis of the behavior characteristics of each module function, the corresponding behavior model is established, and the behavior model is described by Verilog-AMS language. At the same time, each behavior model is simulated by Cadence modular hybrid simulation software, and the circuit model and the real circuit simulation results are compared and analyzed. The simulation results show that the open-loop gain of the comparator model is 80 dB, and the error of the comparator model is 1.25 compared with the Spice simulation, the time of setting up at low speed and high speed mode is 38.8 渭 s and 2.2 渭 s, respectively, and the error is less than 15% compared with that of Spice simulation. The establishment time of the DAC part is 79ns and 63ns under the reference source of 3V and 1.5V, the operating current is 9.1 渭 A, compared with the Spice simulation, the time error is less than 15%, and the current error is 3.30.The total operating current of the system is 21 渭 A, and the error is 10% compared with the Spice simulation error. Compared with the Spice simulation results, it is shown that this method can not only reflect the real physical characteristics of the circuit, but also guarantee the simulation accuracy. There is also a speed increase of not less than 50 times, thus speeding up the design and validation process.
【學(xué)位授予單位】：東南大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2015
【分類號】：TN47

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本文編號：2211018