【摘要】：針對(duì)半導(dǎo)體器件特征尺寸小、集成電路集成度和復(fù)雜度高導(dǎo)致的芯片測(cè)試功耗高、面積開銷和測(cè)試數(shù)據(jù)量大等問(wèn)題,提出了一種帶廣播結(jié)構(gòu)的低功耗低成本內(nèi)建自測(cè)試的測(cè)試圖形生成方法,給出了硬件實(shí)現(xiàn)方式和測(cè)試方案。首先,該方法通過(guò)一個(gè)異或網(wǎng)絡(luò)將線性反饋移位寄存器(LFSR)結(jié)構(gòu)和Johnson計(jì)數(shù)器相結(jié)合,產(chǎn)生具有多維單輸入跳變(MSIC)特性的測(cè)試向量;然后,通過(guò)復(fù)用測(cè)試生成結(jié)構(gòu),廣播電路將測(cè)試向量擴(kuò)展為能夠填充更多掃描鏈的基于廣播的多維單輸入跳變(BMSIC)測(cè)試圖形,從而減小了測(cè)試圖形生成電路的面積開銷;最后,以ISCAS’89系列中較大的5款電路為對(duì)象實(shí)驗(yàn),結(jié)果表明,與MSIC測(cè)試生成電路相比,BMSIC測(cè)試圖形生成方法可在確保低功耗高故障覆蓋率基礎(chǔ)上,減小50%左右的電路面積開銷。
[Abstract]:In order to solve the problems such as low characteristic size of semiconductor devices, high integration and complexity of integrated circuits, high chip test power consumption, large area overhead and large amount of test data, etc. A low power and low cost test graph generation method with broadcast architecture is proposed. The hardware implementation and test scheme are given. Firstly, the method combines the linear feedback shift register (LFSR) structure with the Johnson counter through an XOR network to generate the test vector with multi-dimensional single-input jump (MSIC), and then the structure is generated by multiplexing test. The broadcast circuit extends the test vector to a broadcast-based multi-dimensional single-input jump (BMSIC) test graph that can fill in more scan chains, thus reducing the area overhead of the test graph generation circuit. The experimental results of five larger circuits in ISCAS'89 series show that compared with the MSIC test generation circuit, the method can reduce the area overhead by about 50% on the basis of ensuring low power consumption and high fault coverage.
【作者單位】： 西安交通大學(xué)微電子學(xué)院;
【基金】：國(guó)家自然科學(xué)基金資助項(xiàng)目(61474093)
【分類號(hào)】：TN407

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本文編號(hào)：2200875