【摘要】：在數(shù)字集成電路設(shè)計(jì)中,時(shí)鐘信號的特性和分布網(wǎng)絡(luò)對芯片設(shè)計(jì)至關(guān)重要。當(dāng)前的時(shí)鐘樹綜合,都以零時(shí)鐘偏斜(Zero Clock Skew)為優(yōu)化目標(biāo),但這種零偏斜的時(shí)鐘樹結(jié)構(gòu)并不一定最優(yōu)。本文以非零時(shí)鐘偏斜為研究背景,重點(diǎn)分析時(shí)鐘偏斜對電路時(shí)序和穩(wěn)定性的影響,論文主要研究內(nèi)容可分為以下幾個(gè)部分:(1)首先介紹時(shí)鐘偏斜產(chǎn)生的原因以及傳統(tǒng)時(shí)鐘樹綜合策略對時(shí)鐘偏斜的處理方法。對觸發(fā)器電路和鎖存器電路的工作原理和時(shí)序特性深入分析,總結(jié)出時(shí)鐘偏斜與時(shí)鐘周期之間的約束關(guān)系。(2)研究傳統(tǒng)零時(shí)鐘偏斜下的時(shí)序優(yōu)化方法:流水線(Pipelining)和重定時(shí)(Retiming)技術(shù),分析了這兩種時(shí)序優(yōu)化方法的應(yīng)用范圍以及存在的不足,進(jìn)而研究時(shí)鐘偏斜調(diào)度(Clock Skew Scheduling)對電路時(shí)序所產(chǎn)生的影響。(3)根據(jù)時(shí)鐘偏斜對電路時(shí)序的優(yōu)化原理,借助IBM CPLEX優(yōu)化軟件,實(shí)現(xiàn)了最小時(shí)鐘周期的時(shí)鐘偏斜調(diào)度方法,完成了對觸發(fā)器電路和鎖存器電路的時(shí)序優(yōu)化。選取ISCAS’89基準(zhǔn)電路對優(yōu)化方法進(jìn)行測試,實(shí)驗(yàn)結(jié)果表明,相比傳統(tǒng)的零時(shí)鐘偏斜方法,時(shí)鐘偏斜調(diào)度所優(yōu)化的觸發(fā)器電路能夠提升約28%的時(shí)序性能,對鎖存器電路能夠提升約14%的時(shí)序性能。(4)研究了時(shí)鐘偏斜調(diào)度對電路穩(wěn)定性的影響,實(shí)現(xiàn)了時(shí)鐘偏斜調(diào)度的安全域補(bǔ)償法與成本函數(shù)法,并對電路進(jìn)行測試。實(shí)驗(yàn)結(jié)果表明,兩種方法對穩(wěn)定性的改善都以犧牲時(shí)序性能作為代價(jià),無法同時(shí)優(yōu)化時(shí)序和穩(wěn)定性。(5)延時(shí)插入方法(Delay Insertion)常用于修復(fù)時(shí)序違規(guī),改善電路穩(wěn)定性,論文提出了時(shí)鐘偏斜調(diào)度的延時(shí)插入方法,研究和分析了該方法對電路時(shí)序和穩(wěn)定性的影響,并實(shí)現(xiàn)了對時(shí)序和穩(wěn)定性的同時(shí)優(yōu)化。對ISCAS’89電路的實(shí)驗(yàn)結(jié)果表明,觸發(fā)器和鎖存器電路能夠在最小時(shí)鐘周期下提升約10%的穩(wěn)定性。
[Abstract]:In the design of digital integrated circuit, the characteristic of clock signal and distribution network are very important to chip design. In the current clock tree synthesis, the zero clock skew (ZCS) is used as the optimization target, but the zero-skew clock tree structure is not always optimal. In this paper, the influence of clock skew on the timing and stability of the circuit is analyzed based on the non-zero clock skew. The main contents of this paper can be divided into the following parts: (1) the causes of clock skew and the processing method of clock skew by traditional clock tree synthesis strategy are introduced. The working principle and timing characteristics of flip-flop circuit and latch circuit are deeply analyzed, and the constraint relationship between clock skew and clock period is summarized. (2) the traditional timing optimization methods under zero clock skew are studied: pipelining and retiming techniques. This paper analyzes the scope of application and the shortcomings of these two methods, and then studies the influence of clock skew scheduling on circuit timing. (3) according to the optimization principle of clock skew, the optimization software IBM CPLEX is used to optimize the circuit timing. The clock skew scheduling method with minimum clock cycle is implemented, and the timing optimization of trigger circuit and latch circuit is completed. The ISCAS-89 reference circuit is selected to test the optimization method. The experimental results show that compared with the traditional zero-clock skew method, the trigger circuit optimized by clock skew scheduling can improve the timing performance by about 28%. The timing performance of latch circuits can be improved by about 14%. (4) the effects of clock skew scheduling on the stability of the circuits are studied. The security domain compensation method and cost function method of clock skew scheduling are realized and the circuits are tested. Experimental results show that both methods can not optimize timing and stability at the expense of timing performance. (5) delay insertion is often used to repair timing violations and improve circuit stability. In this paper, a time-delay insertion method for clock skew scheduling is proposed, and the influence of this method on the timing and stability of the circuit is studied and analyzed, and the timing and stability optimization is realized. The experimental results of the ISCAS-89 circuit show that the flip-flop and latch circuit can improve the stability by about 10% under the minimum clock period.
【學(xué)位授予單位】：電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2015
【分類號】：TN47

【相似文獻(xiàn)】

相關(guān)期刊論文 前10條

1 王永清;王禮生;;ASIC設(shè)計(jì)流程和方法[J];中國集成電路;2005年12期

2 ;安森美半導(dǎo)體完整時(shí)鐘解決方案滿足時(shí)鐘市場更高要求[J];中國集成電路;2008年11期

3 王兵;彭瑞華;傅育熙;;前后端協(xié)同的時(shí)鐘樹設(shè)計(jì)方法[J];計(jì)算機(jī)工程;2008年12期

4 黃惠萍;陸偉成;付強(qiáng);趙文慶;;基于延遲合并嵌入的帶障礙的時(shí)鐘樹布線算法[J];計(jì)算機(jī)輔助設(shè)計(jì)與圖形學(xué)學(xué)報(bào);2008年06期

5 王逵;董海瀛;程旭;;針對面積優(yōu)化的時(shí)鐘偏斜規(guī)劃算法[J];北京大學(xué)學(xué)報(bào)(自然科學(xué)版);2009年01期

6 童瓊;張曉林;蘇琳琳;張帥;杜龍軍;;雙頻雙系統(tǒng)導(dǎo)航芯片的時(shí)鐘樹分析和設(shè)計(jì)[J];微電子學(xué);2011年02期

7 鮑進(jìn)威;田豐;喻小虎;張建;歐鋼;;一種改進(jìn)的時(shí)鐘網(wǎng)絡(luò)設(shè)計(jì)方法及實(shí)現(xiàn)[J];全球定位系統(tǒng);2011年04期

8 陽若寧;;一種低功耗集成電路的時(shí)鐘分布策略[J];中南林業(yè)科技大學(xué)學(xué)報(bào);2011年12期

9 鄧堯之;萬培元;劉世勛;林平分;;一種高效時(shí)鐘樹綜合實(shí)現(xiàn)方法[J];半導(dǎo)體技術(shù);2012年03期

10 李春偉;;時(shí)鐘網(wǎng)格與時(shí)鐘樹設(shè)計(jì)方法對比研究[J];電子設(shè)計(jì)工程;2012年07期

相關(guān)會議論文 前4條

1 劉戰(zhàn)濤;趙振宇;張民選;楊朱黎;張國強(qiáng);;時(shí)鐘樹優(yōu)化方法研究[A];第十五屆計(jì)算機(jī)工程與工藝年會暨第一屆微處理器技術(shù)論壇論文集（A輯）[C];2011年

2 曾艷飛;張民選;趙振宇;;魚骨型時(shí)鐘結(jié)構(gòu)的設(shè)計(jì)與實(shí)現(xiàn)[A];第十六屆計(jì)算機(jī)工程與工藝年會暨第二屆微處理器技術(shù)論壇論文集[C];2012年

3 楊正強(qiáng);趙振宇;衣曉飛;宋衛(wèi)衛(wèi);陳安安;;基于EDI的混合型時(shí)鐘設(shè)計(jì)[A];第十六屆計(jì)算機(jī)工程與工藝年會暨第二屆微處理器技術(shù)論壇論文集[C];2012年

4 宋衛(wèi)衛(wèi);馬馳遠(yuǎn);趙振宇;楊正強(qiáng);陳安安;;40nm工藝下精確時(shí)鐘借用方法的研究[A];第十六屆計(jì)算機(jī)工程與工藝年會暨第二屆微處理器技術(shù)論壇論文集[C];2012年

相關(guān)博士學(xué)位論文 前3條

1 蔡懿慈;極大規(guī)模集成電路全局互連線設(shè)計(jì)與優(yōu)化算法研究[D];中國科學(xué)技術(shù)大學(xué);2007年

2 史江義;基于IP核的SOC設(shè)計(jì)關(guān)鍵技術(shù)研究[D];西安電子科技大學(xué);2007年

3 何小威;基于片上天線的高頻全局時(shí)鐘無線分布關(guān)鍵技術(shù)研究[D];國防科學(xué)技術(shù)大學(xué);2011年

相關(guān)碩士學(xué)位論文 前10條

1 石柱;時(shí)鐘網(wǎng)格的設(shè)計(jì)與分析[D];國防科學(xué)技術(shù)大學(xué);2012年

2 黃偉堅(jiān);全芯片時(shí)鐘網(wǎng)絡(luò)的綜合與優(yōu)化方法[D];上海交通大學(xué);2010年

3 西西志華;時(shí)鐘樹有用偏差優(yōu)化的高效實(shí)現(xiàn)[D];國防科學(xué)技術(shù)大學(xué);2012年

4 徐金龍;片上時(shí)鐘產(chǎn)生電路的研究[D];哈爾濱工業(yè)大學(xué);2009年

5 駱建平;超高頻無源RFID物理設(shè)計(jì)與低功耗時(shí)鐘樹綜合[D];西安電子科技大學(xué);2010年

6 李娜;UHF RFID電子標(biāo)簽芯片的低功耗物理設(shè)計(jì)與時(shí)鐘樹綜合[D];西安電子科技大學(xué);2013年

7 宋衛(wèi)衛(wèi);考慮公共路徑的時(shí)鐘結(jié)構(gòu)重整與優(yōu)化[D];國防科學(xué)技術(shù)大學(xué);2013年

8 曾艷飛;魚骨型時(shí)鐘結(jié)構(gòu)的研究與實(shí)現(xiàn)[D];國防科學(xué)技術(shù)大學(xué);2012年

9 吳震宇;片上時(shí)鐘系統(tǒng)的研究與設(shè)計(jì)[D];國防科學(xué)技術(shù)大學(xué);2005年

10 何其;時(shí)鐘網(wǎng)格在ASIC設(shè)計(jì)中的應(yīng)用[D];大連理工大學(xué);2011年

，

本文編號：2138292