【摘要】：頻率綜合器通過結(jié)合倍頻、分頻和混頻幾種操作來得到所需的信號,現(xiàn)在廣泛的應用在各種通信設備和電子產(chǎn)品中。而電荷泵鎖相環(huán)型(CPPLL,Charge Pump Phase-Locked-Loop)的頻率綜合器是其中結(jié)構簡單,性能高的頻率綜合電路,它產(chǎn)生的頻率信號穩(wěn)定且精確,能為系統(tǒng)提供穩(wěn)定可靠的信號源。同時,鎖相環(huán)型頻率綜合器能同時產(chǎn)生多個不同頻率值的信號,而且本文鎖相環(huán)采用的是環(huán)型VCO(Voltage Controlled Oscillator),占用面積小,易于片上集成。如今,隨著通信技術的飛速發(fā)展,通信系統(tǒng)要求低的相位噪聲、窄的信道步長、高的輸出頻率和更快的響應時間等等,因此,作為系統(tǒng)中重要的信號源產(chǎn)生模塊,設計高性能的鎖相環(huán)型頻率綜合器也將面臨越來越多的挑戰(zhàn)。本文研究設計的CPPLL頻率綜合器是基于JESD204B協(xié)議的,根據(jù)系統(tǒng)要求,需要產(chǎn)生4相、1 GHz的差分時鐘信號,和100 MHz的系統(tǒng)時鐘信號。設計采用SMIC 0.13μm CMOS 1P8M工藝,整個芯片工作在1.2 V電壓下,最終芯片面積為0.12 2mm,電流為22 mA,能在5?s內(nèi)鎖定并且能穩(wěn)定輸出系統(tǒng)要求的時鐘信號,測試出來的周期時鐘抖動為78.15ps。
[Abstract]:Frequency synthesizer is widely used in various communication equipments and electronic products to get the needed signal by combining the operation of frequency doubling, frequency division and mixing. The frequency synthesizer of CPPLL charge Pump Phase-Locked-Loop is a frequency synthesizer with simple structure and high performance. Its frequency signal is stable and accurate, and it can provide a stable and reliable signal source for the system. At the same time, the PLL frequency synthesizer can produce multiple signals with different frequency values at the same time. The PLL in this paper uses the loop VCO (Voltage Controlled Oscillator), which occupies a small area and is easy to be integrated on a chip. Nowadays, with the rapid development of communication technology, the communication system requires low phase noise, narrow channel step size, high output frequency and faster response time, etc. Therefore, as an important signal source generation module in the system, The design of high performance PLL frequency synthesizer will face more and more challenges. The CPPLL frequency synthesizer designed in this paper is based on JESD204B protocol. According to the requirement of the system, the differential clock signal of 4 phase and 1 GHz and 100 MHz system clock signal should be generated. The design adopts SMIC 0.13 渭 m CMOS 1P8M technology. The whole chip works at 1.2 V voltage, the final chip area is 0.122 mm, the current is 22 Ma. The chip can be locked in 5s and can output the required clock signal stably. The measured periodic clock jitter is 78.15ps.
【學位授予單位】：電子科技大學
【學位級別】：碩士
【學位授予年份】：2015
【分類號】：TN74

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本文編號：2126996