【摘要】：橫向雙擴散金屬-氧化物-半導(dǎo)體場效應(yīng)晶體管(Lateral Double-diffused Metal-Oxide-Semiconductor Field Effect Transistor,LDMOSFET)作為功率集成電路(Power Integrated Circuit,PIC)中的核心器件,具有易集成、驅(qū)動功率小、負(fù)溫度系數(shù)等優(yōu)點,多年來一直朝著高擊穿電壓(Breakdown Voltage,BV)和低比導(dǎo)通電阻(Specific On-Resistance,Ron,sp)的方向發(fā)展。較高的擊穿電壓需要器件具有較長的漂移區(qū)長度和較低的漂移區(qū)摻雜濃度,這導(dǎo)致器件具有較高的導(dǎo)通電阻。擊穿電壓和比導(dǎo)通電阻之間的這一矛盾關(guān)系,就是困擾業(yè)界的“硅極限”問題。為緩解“硅極限”問題,本文提出了三種擊穿電壓600V的槽型高壓LDMOS器件。(1)具有埋P層的槽型高壓LDMOS(trench LDMOS with buried P-layer,BP TLDMOS)器件。通過仿真優(yōu)化,在介質(zhì)槽寬為9μm和介質(zhì)槽深為18μm的尺寸參數(shù)下獲得了擊穿電壓為685V的BP TLDMOS器件,其比導(dǎo)通電阻為44.5m??cm2。在相同的器件尺寸參數(shù)下,與常規(guī)槽型(convertional trench LDMOS,C-TLDMOS)器件相比,BP TLDMOS擊穿電壓提高67%,比導(dǎo)通電阻降低91%。(2)具有變k介質(zhì)槽的高壓LDMOS(trench LDMOS with variable-k dielectric trench,VK TLDMOS)器件。仿真結(jié)果表明,在介質(zhì)槽寬和槽深分別為6μm和18μm的尺寸參數(shù)下獲得了擊穿電壓為658V,比導(dǎo)通電阻為25.1m??cm2的VK TLDMOS器件。在相同的器件尺寸參數(shù)下,與常規(guī)的P-TLDMOS器件(介質(zhì)槽均勻填充SiO2,帶有P條的槽型LDMOS器件)相比,VK TLDMOS器件的擊穿電壓提高25.8%,比導(dǎo)通電阻僅增加了3.7%。(3)具有變k介質(zhì)槽和埋P層的高壓LDMOS(trench LDMOS with variable-k dielectric trench and buried P-layer,VKBP TLDMOS)器件。仿真結(jié)果表明,在介質(zhì)槽寬為7μm和介質(zhì)槽深為18μm的尺寸參數(shù)下,其擊穿電壓為703V,比導(dǎo)通電阻為42.1m??cm2。
[Abstract]:Lateral diffused Metal-Oxide-Semiconductor Field effect Transistor LDMOSFET (LDMOSFET), as the core device of Power Integrated Circuit (PIC), has the advantages of easy integration, low driving power, negative temperature coefficient, etc. For many years, it has been developing towards the direction of high breakdown voltage (BV) and low specific on-resistance (on-resistance). Higher breakdown voltage requires longer drift region length and lower drift region doping concentration, which leads to higher on-resistance. This contradiction between breakdown voltage and specific on-resistance is the "silicon limit" problem that puzzles the industry. In order to alleviate the "silicon limit" problem, three kinds of grooved high voltage LDMOS devices with a breakdown voltage of 600V are proposed. (1) trench LDMOS with buried P-layer-BP-TLDMOS devices with buried P layer are presented. The BP-TLDMOS device with a breakdown voltage of 685 V is obtained under the parameters of the dielectric slot width of 9 渭 m and the dielectric groove depth of 18 渭 m. The specific on-resistance of the device is 44.5 mm / cm ~ (2). Under the same device size parameters, compared with conventional slot type (convertional trench LDMOS- C-TLDMOS, the breakdown voltage of BP-TLDMOS is increased by 67% and the on-resistance is reduced by 91%. (2) trench LDMOS with variable-k dielectric trenchVK TLDMOS (trench LDMOS with variable-k dielectric trenchVK TLDMOS) devices with variable k dielectric grooves. The simulation results show that a VK TLDMOS device with a breakdown voltage of 658V and a specific on-resistance of 25.1m??cm2 is obtained under the size parameters of 6 渭 m and 18 渭 m, respectively. Under the same device size parameters, Compared with conventional P-TLDMOS devices (dielectric grooves filled with SiO2, grooved LDMOS devices with P strips), the breakdown voltage of VK TLDMOS devices is increased by 25.8% and the on-resistance is only increased by 3.7%. (3) High voltage LDMOs (trench LDMOS with variable-k dielectric) with variable K dielectric grooves and buried P layers are obtained. Trench and buried P-layern VKBP TLDMOS device. The simulation results show that the breakdown voltage is 703V and the specific on-resistance is 42.1 m / cm ~ 2 when the dielectric slot width is 7 渭 m and the dielectric slot depth is 18 渭 m.
【學(xué)位授予單位】：電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2015
【分類號】：TN386

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本文編號：2122316