本文選題：高速PCB + 信號完整性��； 參考：《現(xiàn)代電子技術(shù)》2017年22期

【摘要】：由于芯片頻率的提高,現(xiàn)今高速PCB設(shè)計(jì)的信號完整性問題的分析已經(jīng)成為不可忽略的關(guān)鍵環(huán)節(jié)。以FPGA控制DDR3 SDRAM讀寫數(shù)據(jù)的高速PCB板為硬件平臺,論述高速PCB設(shè)計(jì)中的反射、串?dāng)_等信號完整問題并以Cadence公司的SPECCTRAQuest仿真器作為仿真工具,提出并驗(yàn)證了抑制反射和串?dāng)_的方法。仿真結(jié)果表明,端接電阻可抑制反射,且不同端接方式以及驅(qū)動(dòng)端頻率不同,抑制反射的效果有所不同;改變布線間距及走線長度可抑制串?dāng)_。通過布線前和布線后的仿真來指導(dǎo)PCB的設(shè)計(jì),保證了硬件平臺的正常工作。
[Abstract]:Due to the improvement of chip frequency, the analysis of signal integrity in high speed PCB design has become a key link that can not be ignored. Based on the high-speed PCB board which is controlled by FPGA to read and write DDR3 SDRAM data, this paper discusses the signal integrity of high speed PCB design, such as reflection, crosstalk and so on. Using Cadence's SPEC TRAQuest simulator as simulation tool, the method of suppressing reflection and crosstalk is proposed and verified. The simulation results show that the terminal resistor can suppress the reflection, and different termination modes and different frequency of the driver can inhibit the reflection, and the crosstalk can be restrained by changing the wiring spacing and the length of the line. The PCB design is guided by the simulation before and after wiring to ensure the normal operation of the hardware platform.
【作者單位】： 西安郵電大學(xué)通信與信息工程學(xué)院;中國航天四院;
【基金】：國家科技攻關(guān)計(jì)劃(2014K05-20)
【分類號】：TN41

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本文編號：2099884