本文選題：逐次逼近型模數(shù)轉(zhuǎn)換器 + 低功耗��； 參考：《天津大學(xué)學(xué)報(bào)(自然科學(xué)與工程技術(shù)版)》2017年08期

【摘要】：針對當(dāng)前物聯(lián)網(wǎng)技術(shù)對功耗的嚴(yán)格要求,設(shè)計(jì)了一種基于分段電容的低功耗SAR ADC電路.電路通過使用分離電容陣列來降低整個(gè)CDAC所需要的單位電容數(shù)和ADC的功耗.同時(shí)采用了分離電容校正技術(shù)來降低整體CDAC的非線性和失調(diào)校正技術(shù)來降低比較器電路的失調(diào).在0.18,mm CMOS工藝下完成了一款10-bit 10-Msample/s的電路原型設(shè)計(jì)及相應(yīng)的版圖設(shè)計(jì)和驗(yàn)證工作,帶有PAD的芯片整體面積為1,2mm.芯片后仿真結(jié)果表明:該轉(zhuǎn)換器在校正情況下,4.89,MHz輸入信號頻率下信號噪聲諧波比(SFDR)為61.43,dB,比不校正提高了54%,;有效位數(shù)達(dá)到9.90,bit,比不校正提高了3.7,bit;在1.8,V電源電壓下功耗僅為255.61,mW.
[Abstract]:A low power SAR ADC circuit based on piecewise capacitance is designed to meet the strict requirement of power consumption in the current Internet of things (IoT) technology. The circuit reduces the number of unit capacitors and the power consumption of ADC by using a separate capacitor array. At the same time, the separation capacitance correction technique is used to reduce the nonlinearity and offset correction of the whole CDAC to reduce the offset of the comparator circuit. A prototype design of 10-bit 10-Msample / s circuit and corresponding layout design and verification are completed in 0.18mm CMOS process. The overall area of the chip with pad is 1 mm2. The simulation results show that the signal noise to harmonic ratio (SFDR) of the converter is 61.43 dB at 4.89 MHz input frequency, which is 54 bit higher than that without correction, the effective bit is 9.90 bit, which is 3.7 bit higher than that without correction, and the power consumption is only 255.61 mW at 1.8V power supply voltage.
【作者單位】： 河北工業(yè)大學(xué)電子信息工程學(xué)院;河北科技大學(xué)信息科學(xué)與工程學(xué)院;
【分類號】：TN792

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本文編號：2098003