本文選題：FPGA + EDA��； 參考：《安徽大學》2015年碩士論文

【摘要】：隨著電子技術和信息科學的快速發(fā)展,鎖相環(huán)技術在突破了很多技術困難的同時,其應用領域也在不斷的擴大,從原先在航天領域的應用,如今,鎖相環(huán)已深入軍事、醫(yī)療、工業(yè)設計等諸多領域,目前,鎖相環(huán)已經(jīng)成為大規(guī)模集成電路、片上系統(tǒng)等高質量電子設備中不可或缺的模塊。數(shù)字鎖相環(huán)的出現(xiàn),使鎖相環(huán)的性能飛速提升,它很好地克服了模擬鎖相環(huán)遇到的直流部件飽和、零點漂移以及需要進行初始校準等一系列的問題。隨著集成電路技術的日益精進,全數(shù)字鎖相環(huán)(ADPLL)相繼問世,這種鎖相環(huán)各個模塊的結構全部由數(shù)字電路組成,并且具備實時處理能力,以及具有抗干擾性強、體積小和可靠性高等優(yōu)點。鑒于此,論文設計了一種增減量可變計數(shù)式全數(shù)字鎖相環(huán)的結構,并對該鎖相環(huán)進行了電路設計和仿真分析。論文研究的主要工作如下：(1)對鎖相環(huán)各部件的結構與性能進行了系統(tǒng)分析和研究,提出了基于增減量可變計數(shù)式全數(shù)字鎖相環(huán)結構設計方案；(2)對全數(shù)字鎖相環(huán)的各模塊進行了詳細的結構設計與電路設計,并且進行了仿真綜合；(3)基于上述各個模塊的電路設計和仿真,進而實現(xiàn)了整體結構設計與對比仿真分析。從仿真結果得出,此改進型全數(shù)字鎖相環(huán)具有鎖定速度快、易于集成及控制靈活等優(yōu)點。
[Abstract]:With the rapid development of electronic technology and information science, phase locked loop (PLL) technology has broken through a lot of technical difficulties, and its application fields have also been continuously expanded. From the original application in the space field, now PLL has been deeply used in military and medical treatment. At present, phase locked loop (PLL) has become an indispensable module in high quality electronic devices such as large scale integrated circuits, on-chip systems and so on. The appearance of digital phase-locked loop (DPLL) makes the performance of PLL improve rapidly. It overcomes a series of problems such as DC component saturation zero drift and initial calibration of analog PLL. With the development of integrated circuit technology, all digital phase-locked loop (ADPLL) has come out one after another. The structure of each module of this kind of PLL is composed of digital circuit, and it has real-time processing ability and strong anti-jamming ability. Small size and high reliability and other advantages. In view of this, this paper designs a structure of all digital PLL with variable increment and decrease quantity, and carries on the circuit design and simulation analysis to the PLL. The main work of this paper is as follows: (1) the structure and performance of PLL components are systematically analyzed and studied, and a scheme of all-digital PLL structure design based on variable count is proposed. (2) the structure design and circuit design of all digital PLL modules are carried out in detail, and the simulation synthesis is carried out. (3) the circuit design and simulation based on the above modules are implemented, and the overall structure design and comparative simulation analysis are realized. The simulation results show that the improved all-digital PLL has the advantages of fast locking speed, easy integration and flexible control.
【學位授予單位】：安徽大學
【學位級別】：碩士
【學位授予年份】：2015
【分類號】：TN911.8;TN791

【參考文獻】

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1 鐘催林;肖化武;李軍紅;;采用PLL技術的合成頻率源設計[J];國外電子元器件;2006年05期

2 王文理;張霞;;基于FPGA的全數(shù)字鎖相環(huán)的設計[J];電子設計工程;2009年01期

3 姜國清;;寬帶矢量網(wǎng)絡分析儀系統(tǒng)鎖相技術[J];科技信息;2009年03期

4 李勇堅,孫永強,何積豐;Verilog語言形式化語義研究[J];軟件學報;2001年10期

5 謝程宏;全數(shù)字鎖相環(huán)的設計[J];電子設計應用;2003年04期

6 賈金玲,繆宇,姚婭川,田永紅;基于數(shù)字鎖相環(huán)的中波激勵器在廣播發(fā)射系統(tǒng)中的應用[J];自動化與儀器儀表;2004年05期

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1 丁新強;小數(shù)分頻頻率合成器研究與實現(xiàn)[D];電子科技大學;2011年

2 龔怡恒;基于FPGA的數(shù)字光纖監(jiān)控系統(tǒng)的研究與設計[D];南京郵電大學;2011年

3 耿計芳;高精度自動變�？刂迫珨�(shù)字鎖相環(huán)的研究[D];天津大學;2006年

4 朱莉;VLSI高層測試生成方法的研究[D];華僑大學;2007年

5 鄭璐;基于FPGA的高精度交流伺服系統(tǒng)研究[D];華中科技大學;2007年

6 王鑫;電荷泵鎖相環(huán)CMOS電路的設計[D];黑龍江大學;2012年

7 楊霞玉;基于FPGA的高階全數(shù)字鎖相環(huán)研究設計[D];沈陽航空航天大學;2013年

8 單立超;遙測模塊自動測試系統(tǒng)的數(shù)字分接器設計[D];北京工業(yè)大學;2013年

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本文編號：2072769