本文選題：現(xiàn)場(chǎng)可編程門陣列 + 時(shí)序收斂��； 參考：《中國(guó)科學(xué)院研究生院（光電技術(shù)研究所）》2015年碩士論文

【摘要】：現(xiàn)場(chǎng)可編程門陣列FPGA在其出現(xiàn)三十年內(nèi)發(fā)展迅速,其在靈活度,開發(fā)周期以及開發(fā)成本上的優(yōu)勢(shì)使得FPGA被廣泛使用在各個(gè)領(lǐng)域。而隨著FPGA設(shè)計(jì)朝著大規(guī)模、高性能方向發(fā)展,其時(shí)序收斂問題日益成為FPGA設(shè)計(jì)中的重要問題。本文主要就FPGA時(shí)序收斂性進(jìn)行了分析和仿真。本文在介紹了FPGA內(nèi)部的結(jié)構(gòu)和其時(shí)序資源的基礎(chǔ)上,就FPGA時(shí)序電路的基礎(chǔ)進(jìn)行了研究和建模,并將其引入到FPGA時(shí)序分析中,針對(duì)FPGA的各種時(shí)序路徑進(jìn)行時(shí)序分析,主要研究了FPGA輸入輸出時(shí)序,同步邏輯時(shí)序,異步邏輯時(shí)序這三個(gè)方面。同時(shí)本文也從同步邏輯時(shí)序優(yōu)化,異步邏輯時(shí)序優(yōu)化化以及代碼風(fēng)格三個(gè)方面對(duì)FPGA時(shí)序設(shè)計(jì)進(jìn)行探討。本文以DDR2 SDRAM接口控制器為研究對(duì)象進(jìn)行詳盡的時(shí)序分析。DDR2 SDRAM是一類高速存儲(chǔ)器,其數(shù)據(jù)速率是時(shí)鐘頻率的兩倍,同時(shí)在與FPGA進(jìn)行數(shù)據(jù)傳輸時(shí),數(shù)據(jù)在不同時(shí)鐘域間的傳輸將對(duì)整個(gè)系統(tǒng)的時(shí)序產(chǎn)生影響。故本文主要通過時(shí)序分析的形式研究了控制器的數(shù)據(jù)通道的設(shè)計(jì)及其數(shù)據(jù)在不同時(shí)鐘域間傳輸?shù)耐竭^程,同時(shí)對(duì)數(shù)據(jù)通道及其同步過程進(jìn)行時(shí)序仿真,并通過相關(guān)時(shí)序約束和靜態(tài)時(shí)序分析報(bào)告分析了控制器的時(shí)序性能。
[Abstract]:Field Programmable Gate Array (FPGA) has developed rapidly in the past 30 years. Its advantages in flexibility, development cycle and development cost make it widely used in various fields. With the development of FPGA design in the direction of large scale and high performance, the timing convergence is becoming an important problem in FPGA design. In this paper, the timing convergence of FPGA is analyzed and simulated. On the basis of introducing the internal structure of FPGA and its timing resources, this paper studies and models the basis of FPGA sequential circuit, and introduces it into FPGA timing analysis, and carries out timing analysis for all kinds of timing paths of FPGA. This paper mainly studies three aspects of FPGA input and output timing, synchronous logic timing and asynchronous logic timing. At the same time, this paper also discusses FPGA timing design from three aspects: synchronous logic timing optimization, asynchronous logic timing optimization and code style. This paper takes DDR2 SDRAM interface controller as the research object to carry on detailed timing analysis. DDR2 SDRAM is a kind of high speed memory, its data rate is twice the clock frequency, at the same time, when it transfers data with FPGA, The transmission of data between different clock domains will affect the timing of the whole system. So this paper mainly studies the design of the controller data channel and the synchronization process of the data transmission between different clock domains through the form of time sequence analysis, and carries on the time sequence simulation to the data channel and its synchronization process at the same time. The timing performance of the controller is analyzed by correlation timing constraints and static timing analysis reports.
【學(xué)位授予單位】：中國(guó)科學(xué)院研究生院（光電技術(shù)研究所）
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2015
【分類號(hào)】：TN791

【參考文獻(xiàn)】

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本文編號(hào)：2056694