本文選題：ADC + DAC　； 參考：《中國(guó)科學(xué)院大學(xué)(中國(guó)科學(xué)院工程管理與信息技術(shù)學(xué)院)》2017年碩士論文

【摘要】：ADC(ADC Analog to Digital Converter)是實(shí)現(xiàn)模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)的功能IP(Intellectual Property),ADC可以將模擬信號(hào)的連續(xù)變量轉(zhuǎn)換成數(shù)字信號(hào)的離散變量,是聯(lián)系SOC(System On Chip)中數(shù)字模塊和模擬模塊的橋梁。在CMOS(Complementary Metal Oxide Semiconductor)工藝下,越來越多的SOC采用數(shù)�；旌霞伞DC的性能參數(shù)以及ADC與數(shù)字系統(tǒng)兼容程度也越來越受到重視,對(duì)ADC的研究也越來越多。目前設(shè)計(jì)低于5Msps(Million Samples per Second MS/s)分辨率的ADC應(yīng)用一般采用SAR(successive approximation)數(shù)模轉(zhuǎn)換器結(jié)構(gòu)。對(duì)比流水線ADC或閃爍(Flash)ADC,SAR結(jié)構(gòu)具有功耗低、面積小、速度快等優(yōu)點(diǎn)。本課題主要設(shè)計(jì)和實(shí)現(xiàn)了一款基于電荷型SAR結(jié)構(gòu)的8位低功耗ADC。電荷型SAR結(jié)構(gòu)具有速度快、功耗低等特點(diǎn)。本課題設(shè)計(jì)的主要工作分為高精度DAC(Digital to Analog Converter)設(shè)計(jì)、高精度比較器設(shè)計(jì)和數(shù)字控制邏輯設(shè)計(jì)。在高精度DAC設(shè)計(jì)中,采用分段電容結(jié)構(gòu)。在比較器設(shè)計(jì)中,采用NP并聯(lián)結(jié)構(gòu),能達(dá)到較高的增益和精度。數(shù)字控制邏輯設(shè)計(jì)采用ASIC設(shè)計(jì),并加入沉睡模式等降低功耗的設(shè)計(jì)方法。本課題基于SMIC 40nm LL(low-leakage)CMOS工藝設(shè)計(jì),并采用前仿真和后仿真相結(jié)合的方法來進(jìn)行電路和版圖設(shè)計(jì)。仿真結(jié)果表明:該ADC在模擬電壓為1.8V、數(shù)字電壓為1.1V的情況下,采樣精度達(dá)到1Msps,最小分辨率5mv,功耗1mw,面積為150umX150um。該ADC達(dá)到了預(yù)期設(shè)計(jì)目標(biāo)。
[Abstract]:ADCA Analog to digital conversion is the function of converting analog signal into digital signal. It can convert the continuous variable of analog signal into discrete variable of digital signal. It is also a bridge between digital module and analog module in SOCU system on chip. In the CMOS complementary Metal Oxide Semiconductors process, more and more SOC uses the performance parameters of digital-analog hybrid integration. ADC and the compatibility of ADC with digital systems are paid more and more attention to, and more research on ADC. At present, ADC applications with a resolution of less than 5Mspsllion samples per second MS / s generally use SARX succeed approval converter (DAC) architecture. Compared with pipelined ADC or flash ADC-SAR structure, it has the advantages of low power consumption, small area and high speed. In this paper, an 8 bit low power ADCs based on charge-type SAR structure is designed and implemented. The charge-type SAR structure is characterized by high speed and low power consumption. The main work of this paper is divided into three parts: high precision digital to Analog conversion design, high precision comparator design and digital control logic design. In the design of high precision DAC, the piecewise capacitance structure is adopted. In the design of comparator, NP parallel structure is used to achieve high gain and precision. The design of digital control logic adopts ASIC design and adds sleeping mode to reduce power consumption. This thesis is based on SMIC 40nm LLL low-leakage CMOS process design, and adopts the method of combining pre-simulation and post-emulation to design the circuit and layout. The simulation results show that when the analog voltage is 1.8 V and the digital voltage is 1.1 V, the sampling accuracy is 1 Msps, the minimum resolution is 5 MV, the power consumption is 1 MW, and the area is 150 umX 150 um. The ADC achieves the desired design goal.
【學(xué)位授予單位】：中國(guó)科學(xué)院大學(xué)(中國(guó)科學(xué)院工程管理與信息技術(shù)學(xué)院)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2017
【分類號(hào)】：TN792

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本文編號(hào)：2047867