本文選題：無相位截斷 + 直接數(shù)字合成器��； 參考：《電子科技大學》2015年碩士論文

【摘要】：近年來,應用于雷達、通信等領域的電子設備對信號頻率穩(wěn)定性和精確性的要求日益趨于嚴格,直接數(shù)字合成技術已經(jīng)成為國內(nèi)外學者研究重點和熱點。隨著現(xiàn)代科技與制造工藝的飛速提高,直接數(shù)字頻率合成技術的體系結構和性能指標都得到了不同程度的提升與優(yōu)化,但此技術產(chǎn)生的信號誤差是不能忽略的。本文針對直接數(shù)字頻率合成技術DDS的結構進行了分析,重點研究了DDS所產(chǎn)生信號的雜散,并從工作原理和理論推導等方面分析了DDS產(chǎn)生一系列雜散的原因。對傳統(tǒng)DDS的相位截斷誤差、幅度量化誤差、DAC非線性的理想特性轉化誤差等方面分析。分析了常見的無相位截斷誤差DDFS與傳統(tǒng)的DDFS設計中的不同之處。提出一種有別于傳統(tǒng)方法的無相位截斷誤差DDFS方案,通過Matlab對系統(tǒng)仿真分析并結合FPGA來驗證其合理性和可行性。本文研究的主要工作內(nèi)容包括:(1)對傳統(tǒng)DDFS的結構進行闡述和理論分析,從數(shù)學角度對DDFS產(chǎn)生雜散的主要原因進行分析。并對PLL的結構和鎖相原理進行了分析。此后,對當前所提出消除雜散的方法,如抖動注入法、ROM表壓縮及延時疊加法等方法進行研究與分析。(2)分析了一種常見的消除相位截斷誤差的方法,提出了一種新的無相位截斷DDFS結構,在不截斷低段相位字的情況下減小ROM表的存儲深度,并對由高段相位字所查找的幅度進行修正,消除相位截斷所帶來的誤差。本文用Matlab與FPGA對此方法進行驗證,并進行功能仿真,相較于傳統(tǒng)方法,此結構能夠更有效的消除相位截斷誤差。(3)分析DDFS+PLL各種方案,利用DDFS+PLL方案把無相位截斷誤差的DDFS輸出信號作為鎖相環(huán)電路的鑒相輸入、負反饋端輸入和環(huán)外混頻、環(huán)內(nèi)混頻,并將無相位截斷誤差DDFS+PLL進行Matlab仿真,驗證方案的可行性。
[Abstract]:In recent years, the requirements of signal frequency stability and accuracy for electronic devices used in radar, communication and other fields have become increasingly strict, and direct digital synthesis technology has become the focus and hotspot of scholars at home and abroad. With the rapid improvement of modern science and technology and manufacturing technology, the architecture and performance index of direct digital frequency synthesis technology have been improved and optimized to varying degrees, but the signal error caused by this technology can not be ignored. In this paper, the structure of direct digital frequency synthesizer (DDS) is analyzed, and the spurious signal generated by DDS is studied, and the causes of DDS are analyzed from the aspects of working principle and theoretical derivation. The phase truncation error and amplitude quantization error of traditional DDS are analyzed in this paper. The differences between DDFs without phase truncation error and traditional DDFS design are analyzed. A phase truncation error free DDFS scheme is proposed, which is different from the traditional method. The rationality and feasibility of DDFS are verified by Matlab simulation and FPGA. The main work of this paper includes: 1) expatiating and analyzing the structure of traditional DDFS, and analyzing the main reasons of the stray from the point of view of mathematics. The structure and phase locking principle of PLL are analyzed. After that, a common method of eliminating phase truncation error is studied and analyzed, such as jitter injection method, ROM table compression method and delay superposition method. In this paper, a new phase-free truncation DDFS structure is proposed, which reduces the storage depth of ROM table without truncating low-segment phase words, and corrects the amplitude searched by high-segment phase words to eliminate the errors caused by phase truncation. In this paper, Matlab and FPGA are used to verify this method, and the function simulation is carried out. Compared with the traditional method, this structure can eliminate the phase truncation error more effectively and analyze various schemes of DDFS PLL. The DDFS output signal with no phase truncation error is used as the phase discrimination input, the negative feedback end input and the external mixing, and the intra-loop mixing in DDFS PLL scheme. The simulation of DDFS PLL without phase truncation error is carried out in Matlab to verify the feasibility of the scheme.
【學位授予單位】：電子科技大學
【學位級別】：碩士
【學位授予年份】：2015
【分類號】：TN741

【共引文獻】

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本文編號：2041085