本文選題：電流舵DAC + 16位��； 參考：《電子科技大學(xué)》2017年碩士論文

【摘要】：世界工業(yè)的發(fā)展對(duì)具有高動(dòng)態(tài)性能的高速、高精度DAC需求愈加旺盛。雖然國(guó)內(nèi)半導(dǎo)體起步平臺(tái)較低,技術(shù)積累較少,但是,隨著科研人員不懈的攻堅(jiān)克難,國(guó)內(nèi)涌現(xiàn)了一大批優(yōu)秀的高速、高精度DAC設(shè)計(jì)。順應(yīng)時(shí)代和需求之洪流,本文基于40nm CMOS工藝設(shè)計(jì)了一款16位200MSPS的電流舵DAC。本文首先對(duì)DAC的基本概念、基本架構(gòu)做出了較為詳細(xì)的解釋,分別介紹并對(duì)比了不同架構(gòu)DAC的優(yōu)缺點(diǎn)和其具體應(yīng)用環(huán)境。根據(jù)本文設(shè)計(jì)的指標(biāo)和當(dāng)前主流高速、高精度DAC的架構(gòu)選擇分段式電流舵作為本文DAC設(shè)計(jì)的基本架構(gòu)。然后,本文對(duì)影響電流舵DAC動(dòng)、靜態(tài)性能的非理想因素進(jìn)行了深入的研究并找出相對(duì)應(yīng)的校正方案。在研究過(guò)程中,結(jié)合參考文獻(xiàn)對(duì)部分非理想因素給予了充分的公式推導(dǎo)證明,對(duì)其校正算法的研究為本次校正算法的選擇提供了較為充實(shí)的理論指導(dǎo)。在研究前述校正算法的同時(shí)提出了一種新的校正算法,該校正算法采用動(dòng)態(tài)誤差檢測(cè)電路對(duì)電流源的動(dòng)態(tài)誤差進(jìn)行檢測(cè),而后量化并對(duì)其電流源再匹配,從而實(shí)現(xiàn)了對(duì)16位200MSPS分段式電流舵DAC動(dòng)態(tài)性能的提升。基于標(biāo)準(zhǔn)40nm CMOS工藝,結(jié)合該校正算法和16位200MSPS DAC的性能參數(shù)指標(biāo)完成了電流舵DAC分段方案、電流源基本單元電路、高速低擺幅差分開關(guān)驅(qū)動(dòng)電路、LVDS電路和動(dòng)態(tài)誤差檢測(cè)電路等關(guān)鍵模塊設(shè)計(jì)。最后,基于標(biāo)準(zhǔn)40nm CMOS工藝,完成了電流源基本單元電路、高速低擺幅差分開關(guān)驅(qū)動(dòng)電路和LVDS電路等關(guān)鍵模塊的版圖設(shè)計(jì),實(shí)現(xiàn)了對(duì)16位200MSPS DAC后仿驗(yàn)證。后仿驗(yàn)證結(jié)果表明:在輸出信號(hào)頻率為17.1875MHz,采樣時(shí)鐘頻率為200MHz的條件下SFDR為93.062dB,整個(gè)DAC功耗為120mW,DAC核心版圖面積為42mm。
[Abstract]:With the development of the world industry, the demand for high-speed and high-precision DAC with high dynamic performance is more and more strong. Although the domestic semiconductor starting platform is low and the technology accumulation is less, with the unremitting efforts of the researchers, a large number of excellent high speed and high precision DAC designs have emerged in our country. In this paper, a 16-bit 200MSPS current rudder DAC is designed based on 40nm CMOS process. In this paper, the basic concept and architecture of DAC are explained in detail, and the advantages and disadvantages of DAC with different architectures and its application environment are introduced and compared respectively. According to the index designed in this paper and the current mainstream high speed and high precision DAC architecture, the segmented current rudder is chosen as the basic architecture of the DAC design in this paper. Then, the non-ideal factors affecting the dynamic and static performance of the current-rudder DAC are studied and the corresponding correction schemes are found out. In the course of the study, some of the non-ideal factors are proved by formula derivation combined with references, and the research on the correction algorithm provides a more substantial theoretical guidance for the selection of the correction algorithm. At the same time, a new correction algorithm is proposed, which uses the dynamic error detection circuit to detect the dynamic error of the current source, and then quantifies and matches the current source. Thus, the dynamic performance of 16 bit 200MSPS segmented current rudder DAC is improved. Based on the standard 40nm CMOS process, combining with the correct algorithm and the performance parameter index of the 16-bit 200MSPS DAC, the current rudder DAC segmented scheme and the basic cell circuit of the current source are completed. The key modules such as LVDS circuit and dynamic error detection circuit are designed for high speed and low swing differential switch drive circuit. Finally, based on the standard 40nm CMOS technology, the layout design of the key modules, such as current source basic circuit, high-speed and low-swing differential switch driver circuit and LVDS circuit, is completed, and the post-simulation verification of 16-bit 200MSPS DAC is realized. The post-simulation results show that the SFDR is 93.062dBunder the output signal frequency of 17.1875MHz and the sampling clock frequency is 200MHz, and the power consumption of the whole DAC is 120mWN DAC core layout area of 42mm.
【學(xué)位授予單位】：電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2017
【分類號(hào)】：TN792

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本文編號(hào)：2005599