本文選題：多芯片電源配送網(wǎng)絡(luò) + 多輸入阻抗�。� 參考：《西安電子科技大學(xué)》2015年碩士論文

【摘要】：隨著電路板高速高密度的發(fā)展趨勢(shì),電路板實(shí)現(xiàn)的功能越來(lái)越多,不可避免的出現(xiàn)多個(gè)芯片負(fù)載共用同一個(gè)電源/地平面的情況,這時(shí)電源/地平面在不同的頻率處表現(xiàn)出明顯的全局特性和本地特性。在全局特性中,各個(gè)芯片電源端口之間相互影響,電源端口之間感受到的阻抗以及電源噪聲相互疊加;本地特性中去耦電容為芯片提供高頻電流,電源端口之間幾乎沒(méi)有相互影響。再加之IC工藝向更小尺寸發(fā)展,芯片電壓逐漸降低、電流密度逐漸增大以及功耗的增加,使得電源噪聲容限進(jìn)一步降低。這些因素造成當(dāng)今高速電源配送網(wǎng)絡(luò)分析與設(shè)計(jì)變得越來(lái)越具有挑戰(zhàn)性。傳統(tǒng)的基于頻域目標(biāo)阻抗法適用于單個(gè)芯片負(fù)載情況,已不能夠指導(dǎo)當(dāng)今的高速電源分配網(wǎng)絡(luò)設(shè)計(jì),為能給電路板中每個(gè)高速數(shù)字芯片提供穩(wěn)定供電電壓,設(shè)計(jì)出針對(duì)多芯片的電源配送網(wǎng)絡(luò)是非常有必要的。另外,去耦電容器在電路板的位置以及布局形式對(duì)其抑制噪聲的能力有著明顯的影響。對(duì)于單個(gè)去耦電容器來(lái)說(shuō),電容器的位置主要影響芯片與電容器之間的擴(kuò)散電感,電容器越靠近芯片,這個(gè)電感越小。因此,在滿(mǎn)足布局布線要求下,電容器應(yīng)盡可能靠近數(shù)字芯片。對(duì)于多個(gè)電容來(lái)說(shuō),電容器布局方式對(duì)電源噪聲抑制也會(huì)產(chǎn)生影響,針對(duì)目前比較常用的兩種布局形式:環(huán)形布局與柵格形布局,通過(guò)相關(guān)的軟件仿真發(fā)現(xiàn),在相同的條件下,不論從端口整體阻抗曲線方面還是從電源噪聲峰值方面,環(huán)形布局形式都要優(yōu)于柵格形布局。本文詳細(xì)分析了PDN各組成部分在整個(gè)系統(tǒng)PDN中所起的作用以及多芯片PDN設(shè)計(jì)方法,通過(guò)仿真對(duì)比多輸入阻抗與單輸入阻抗表征PDN的不同,說(shuō)明了在多芯片PDN設(shè)計(jì)中多輸入阻抗要比單端口自阻抗更合適。以此為基礎(chǔ),選用多輸入阻抗指導(dǎo)多芯片PDN的設(shè)計(jì)。其中主要的設(shè)計(jì)思路如下,首先,從SI-wave中提取首要設(shè)計(jì)芯片處的多輸入阻抗,利用矢量擬合得到該多輸入阻抗的有理函數(shù)并導(dǎo)入到電容器選擇軟件中,得到針對(duì)該芯片的去耦方案設(shè)計(jì),把選出的去耦電容器以合理的布局方式擺放在芯片電源端口周?chē)?然后再以同樣的方法得到其他芯片的去耦方案設(shè)計(jì),直到每個(gè)芯片電源端口在規(guī)定頻域內(nèi)的阻抗曲線在目標(biāo)阻抗曲線以下,這樣完成了多芯片PDN設(shè)計(jì)。最后,把設(shè)計(jì)完成的PDN網(wǎng)絡(luò)在時(shí)域中仿真驗(yàn)證來(lái)說(shuō)明本設(shè)計(jì)方法的正確性。
[Abstract]:With the development trend of high speed and high density of circuit board, more and more functions of circuit board are realized, so it is inevitable that multiple chip loads share the same power supply / ground plane. At this time, the power / ground plane shows obvious global and local characteristics at different frequencies. In the global characteristic, each chip's power port affects each other, the impedance and noise of the power port are superimposed, and the decoupling capacitance provides the high frequency current for the chip. There is little interaction between power ports. In addition, with the development of IC technology to smaller size, the voltage of the chip decreases gradually, the current density increases and the power consumption increases, which further reduces the noise tolerance of the power supply. These factors make the analysis and design of high-speed power distribution network more and more challenging. The traditional impedance method based on frequency-domain target is suitable for the load of single chip. It can not guide the design of high-speed power distribution network and provide a stable power supply voltage for each high-speed digital chip in the circuit board. It is necessary to design a multi-chip power distribution network. In addition, the position and layout of decoupling capacitors in the circuit board have a significant impact on its ability to suppress noise. For a single decoupling capacitor, the position of the capacitor mainly affects the diffusion inductance between the chip and the capacitor. The closer the capacitor is to the chip, the smaller the inductance is. Therefore, the capacitor should be as close to the digital chip as possible under the requirement of layout and wiring. For multiple capacitors, the capacitor layout will also have an effect on the noise suppression of power supply. In view of the two commonly used layouts: ring layout and grid layout, it is found by software simulation that under the same conditions, The ring layout is superior to the grid layout in terms of the impedance curve of the port and the peak noise of the power supply. In this paper, the function of each component of PDN in the whole system PDN and the design method of multi-chip PDN are analyzed in detail. The differences between multi-input impedance and single-input impedance are compared by simulation. It is shown that the multi-input impedance is more suitable than the single-port self-impedance in the multi-chip PDN design. On this basis, multi-input impedance is selected to guide the design of multi-chip PDN. The main design ideas are as follows: firstly, the multi-input impedance of the primary design chip is extracted from SI-wave, the rational function of the multi-input impedance is obtained by vector fitting and imported into the capacitor selection software. The decoupling design for the chip is obtained. The selected decoupling capacitors are arranged around the power supply port of the chip in a reasonable layout, and then the decoupling scheme design of other chips is obtained by the same method. Until the impedance curve of each chip power port in the specified frequency domain is below the target impedance curve, the multi-chip PDN design is completed. Finally, the PDN network is simulated in time domain to illustrate the correctness of the design method.
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2015
【分類(lèi)號(hào)】：TN402

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本文編號(hào)：1979193