本文選題：Hogenauer + CIC抽取濾波器��； 參考：《現代電子技術》2017年16期

【摘要】：為了解決以往設計的CIC抽取濾波器存在的數據速率高以及功耗高的問題,研究了改進型CIC抽取濾波器的FPGA實現過程,優(yōu)化CIC抽取濾波器硬件實現結構,采用FPGA實現抽取濾波器的設計。分析CIC抽取濾波器的硬件實現結構和位寬,通過Hogenauer抽取濾波器結構,得到6級16抽取的CIC硬件實現結構,將該結構變換成4個CIC抽取濾波器的級聯式FPGA實現,逐級降低數據速率,提升數據位寬。以FPGA實現CIC抽取濾波器過程中,分析了其運算時寄存器所需的最高位寬,避免產生數據溢出問題。實驗結果表明,所設計的改進型CIC抽取濾波器是有效的,可降低數據速率和系統功耗。
[Abstract]:In order to solve the problems of high data rate and high power consumption in the previously designed CIC decimation filter, the FPGA implementation process of the modified CIC decimation filter is studied, and the hardware implementation structure of the CIC decimation filter is optimized. The decimation filter is designed by FPGA. The hardware implementation structure and bit width of CIC decimation filter are analyzed. Through the Hogenauer decimation filter structure, a 6-stage 16-decimation CIC hardware implementation structure is obtained, which is transformed into a cascade FPGA implementation of four CIC decimation filters. Reduce the data rate step by step and increase the data bit width. In the process of implementing CIC decimation filter with FPGA, the maximum bit width of register is analyzed in order to avoid the problem of data overflow. Experimental results show that the improved CIC decimation filter is effective and can reduce the data rate and system power consumption.
【作者單位】： 海南熱帶海洋學院;
【基金】：國家自然科學基金(10701031) 海南省自然科學基金資助(20166224) 瓊州學院實踐教改項目(QYSJ2013-001)
【分類號】：TN713;TN791

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本文編號：1971781