本文選題：Hogenauer + CIC抽取濾波器��； 參考：《現(xiàn)代電子技術(shù)》2017年16期

【摘要】：為了解決以往設(shè)計(jì)的CIC抽取濾波器存在的數(shù)據(jù)速率高以及功耗高的問題,研究了改進(jìn)型CIC抽取濾波器的FPGA實(shí)現(xiàn)過程,優(yōu)化CIC抽取濾波器硬件實(shí)現(xiàn)結(jié)構(gòu),采用FPGA實(shí)現(xiàn)抽取濾波器的設(shè)計(jì)。分析CIC抽取濾波器的硬件實(shí)現(xiàn)結(jié)構(gòu)和位寬,通過Hogenauer抽取濾波器結(jié)構(gòu),得到6級(jí)16抽取的CIC硬件實(shí)現(xiàn)結(jié)構(gòu),將該結(jié)構(gòu)變換成4個(gè)CIC抽取濾波器的級(jí)聯(lián)式FPGA實(shí)現(xiàn),逐級(jí)降低數(shù)據(jù)速率,提升數(shù)據(jù)位寬。以FPGA實(shí)現(xiàn)CIC抽取濾波器過程中,分析了其運(yùn)算時(shí)寄存器所需的最高位寬,避免產(chǎn)生數(shù)據(jù)溢出問題。實(shí)驗(yàn)結(jié)果表明,所設(shè)計(jì)的改進(jìn)型CIC抽取濾波器是有效的,可降低數(shù)據(jù)速率和系統(tǒng)功耗。
[Abstract]:In order to solve the problems of high data rate and high power consumption in the previously designed CIC decimation filter, the FPGA implementation process of the modified CIC decimation filter is studied, and the hardware implementation structure of the CIC decimation filter is optimized. The decimation filter is designed by FPGA. The hardware implementation structure and bit width of CIC decimation filter are analyzed. Through the Hogenauer decimation filter structure, a 6-stage 16-decimation CIC hardware implementation structure is obtained, which is transformed into a cascade FPGA implementation of four CIC decimation filters. Reduce the data rate step by step and increase the data bit width. In the process of implementing CIC decimation filter with FPGA, the maximum bit width of register is analyzed in order to avoid the problem of data overflow. Experimental results show that the improved CIC decimation filter is effective and can reduce the data rate and system power consumption.
【作者單位】： 海南熱帶海洋學(xué)院;
【基金】：國(guó)家自然科學(xué)基金(10701031) 海南省自然科學(xué)基金資助(20166224) 瓊州學(xué)院實(shí)踐教改項(xiàng)目(QYSJ2013-001)
【分類號(hào)】：TN713;TN791

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本文編號(hào)：1971781