本文選題：現(xiàn)場(chǎng)可編程門陣列 + 原語(yǔ)��； 參考：《新技術(shù)新工藝》2016年01期

【摘要】：在實(shí)際的現(xiàn)場(chǎng)可編程門陣列(FPGA)設(shè)計(jì)中,對(duì)納秒以下的時(shí)間計(jì)數(shù)至今沒有很好的方法進(jìn)行處理。在以往的FPGA實(shí)現(xiàn)中,往往采用官方提供的DCM或PLL對(duì)時(shí)鐘信號(hào)進(jìn)行倍頻處理。上述方法由于受到硬件資源的約束,用戶不能隨心所欲地對(duì)時(shí)鐘信號(hào)進(jìn)行多次處理,原因在于器件內(nèi)部的DCM有限。提出了以IODELA原語(yǔ)為基礎(chǔ)的方法進(jìn)行時(shí)間計(jì)數(shù)設(shè)計(jì),采用Verilog HDL硬件描述語(yǔ)言對(duì)皮秒進(jìn)行計(jì)數(shù)操作,以Xilinx官方的Zedboard開發(fā)板和Virtex5開發(fā)板、以IODELAY原語(yǔ)與IDELAY原語(yǔ)為基礎(chǔ)對(duì)納秒以下的時(shí)間進(jìn)行操作。經(jīng)過功能仿真與板級(jí)驗(yàn)證,成功地實(shí)現(xiàn)了對(duì)于75ps~4ns(主頻250 MHz的頻率)的高精度計(jì)數(shù)功能。皮秒計(jì)數(shù)的實(shí)現(xiàn),對(duì)于時(shí)間測(cè)量電路中細(xì)時(shí)間(主頻頻率4ns的時(shí)間,即75ps~4ns的時(shí)間)的生成,以及對(duì)于進(jìn)行FPGA納秒級(jí)別以下的時(shí)鐘操作產(chǎn)生了巨大且深遠(yuǎn)的作用。目前,該單元已經(jīng)成功地應(yīng)用在了時(shí)間測(cè)量電路的設(shè)計(jì)上。
[Abstract]:In the design of practical field programmable gate array ( FPGA ) , there is no good method to process the clock signal below nanosecond . In the past FPGA implementation , the clock signal is often processed by the official DCM or PLL .
【作者單位】： 昆明理工大學(xué)理學(xué)院;
【基金】：國(guó)家自然基金資助項(xiàng)目(11103069)
【分類號(hào)】：TN791

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本文編號(hào)：1963503