本文選題：三維集成電路 + 硅通孔�。� 參考：《西安電子科技大學》2015年碩士論文

【摘要】：隨著集成電路技術的發(fā)展,在單芯片上可集成的電路規(guī)模及復雜度不斷增加。采用傳統(tǒng)的平面工藝,過長互連線產(chǎn)生的延遲嚴重制約了系統(tǒng)性能的提高,三維集成電路已經(jīng)成為下一代高性能集成電路的首選方案。為了解決現(xiàn)有EDA設計工具不能滿足三維集成電路設計需求的問題,本文重點研究多個芯片通過三維互連通孔的方法,來進行三維集成電路設計時的自動布局布線的方法和流程。在分析三維集成電路結(jié)構的特點的基礎上,重點對F2F及硅通孔這兩種通孔結(jié)構的三維集成電路自動布局布線方法進行研究。首先在EDA軟件環(huán)境下建立了F2F和硅通孔TSV的模型,通過sed語言處理輸入輸出約束文件將凸點變?yōu)榭勺R別的金屬端口解決了硅通孔和F2F互連通孔在二維EDA軟件中識別和應用問題。其次,以OC8051芯片處理器代碼為例,完成了三維集成電路布局布線流程的設計。在設計過程中,首先對OC8051芯片處理器代碼進行了分割,將其分為邏輯功能計算部分(核區(qū))及存儲部分(靜態(tài)隨機存儲器)兩個芯片。通過引入了Wide I/O的概念對OC8051芯片處理器的數(shù)據(jù)部分與電源部分兩個需要進行三維互連的部分做了布局規(guī)劃,并對三維互連端口進行了隔離處理。使用二維EDA軟件SOC Encounter對三維芯片的兩個裸片分別進行布圖布局、時鐘樹綜合、布線等版圖的設計,最終通過Virtuoso將硅通孔的版圖結(jié)構合并到版圖中。通過比對二維物理設計,三維物理設計使OC8051芯片處理器的時序違例降低了60%以上,證明了流程的正確性。本論文建立了三維集成電路自動布局布線的基本流程,為全面實現(xiàn)三維集成電路的設計奠定了后端流程基礎。
[Abstract]:With the development of integrated circuit technology, the scale and complexity of integrated circuits on single chip are increasing. The system performance is greatly restricted by the delay caused by the long interconnect in the traditional plane process. The 3D integrated circuit has become the first choice of the next generation high performance integrated circuit. In order to solve the problem that the existing EDA design tools can not meet the needs of 3D IC design, this paper focuses on the method and flow of automatic layout and routing for 3D IC design by means of 3D interconnect through holes. On the basis of analyzing the characteristics of 3D integrated circuit structure, the automatic layout and routing method of F2F and silicon through hole are studied. Firstly, the model of F2F and via TSV is established under the EDA software environment. By processing the input and output constraint files in sed language, the convex point is turned into an identifiable metal port, which solves the problem of identifying and applying the silicon through hole and the F2F interconnection through hole in the two-dimensional EDA software. Secondly, taking the OC8051 chip processor code as an example, the layout and routing process of 3D integrated circuit is designed. In the design process, the processor code of OC8051 chip is divided into two chips: logical function calculation (core area) and memory (static random access memory). By introducing the concept of Wide I / O, the layout planning of the data part and the power part of the OC8051 chip processor are made, and the three dimensional interconnection ports are isolated. Two dimensional EDA software SOC Encounter is used to design the layout of the two bare chips of the 3D chip. Finally, the layout structure of the silicon through hole is incorporated into the layout through Virtuoso, including the layout, clock tree synthesis, wiring and so on. Compared with two-dimensional physical design, 3D physical design can reduce the timing violation of OC8051 chip processor by more than 60%, which proves the correctness of the flow chart. In this paper, the basic flow of 3D IC automatic layout and routing is established, which lays a foundation for the design of 3D IC.
【學位授予單位】：西安電子科技大學
【學位級別】：碩士
【學位授予年份】：2015
【分類號】：TN402

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本文編號：1916072