本文選題：模數(shù)轉(zhuǎn)換器 + Sigma-Delta調(diào)制器�。� 參考：《西安電子科技大學(xué)》2015年碩士論文

【摘要】：隨著通信系統(tǒng)發(fā)展,下一代無線通信系統(tǒng)的信道帶寬需要擴(kuò)展至幾十甚至上百兆赫茲,并且動態(tài)范圍不變。在此條件下,對ADC提出寬帶、低功耗、高精度等要求。Sigma-Delta((50)(35))ADC作為這一領(lǐng)域的研究熱點(diǎn),與奈奎斯特采樣ADC相比,具有更低功耗、更大動態(tài)范圍和更高量化精度等優(yōu)點(diǎn)。連續(xù)時間型Sigma-Delta ADC具有天然抗混疊濾波特性,并且對環(huán)路濾波器模塊中運(yùn)放的建立時間沒有嚴(yán)格要求,這些優(yōu)勢使其適用于高速高精度轉(zhuǎn)換領(lǐng)域且功耗更低。本文對連續(xù)時間Sigma-Delta ADC的關(guān)鍵模塊Sigma-Delta調(diào)制器展開研究工作。首先分析比較前饋式與反饋式調(diào)制器的STF特性,結(jié)合兩種結(jié)構(gòu)的優(yōu)點(diǎn)和不足提出一種混合式Sigma-Delta調(diào)制器。之后利用Matlab SD Toolbox設(shè)計(jì)工具,根據(jù)脈沖不變原理綜合出連續(xù)時間Sigma-Delta調(diào)制器的傳輸函數(shù)H(s)。為了達(dá)到降低系統(tǒng)功耗的目的,本文采用無源RC積分器作為環(huán)路濾波器的第二級積分器,同時將補(bǔ)償環(huán)路延時的零階反饋環(huán)路前移并取消加法器,在信號帶寬為10 MHz、OSR為16條件下,利用Matlab仿真得到調(diào)制器的SNDR為68.6 dB,SNR為68.6 dB,SFDR為100.9 dB,有效位數(shù)為9.5 bits。考慮到實(shí)際電路中存在多種非理想因素,本文分別分析系統(tǒng)中的運(yùn)放有限增益帶寬積、積分常數(shù)變化、環(huán)路延時和比較器失調(diào)等非理想因素。利用Smulink平臺,針對非理想因素對系統(tǒng)整體性能影響,進(jìn)行行為級建模仿真。采用零階反饋環(huán)路吸收環(huán)路延時,采用NRZ反饋脈沖波形抑制時鐘抖動,采用電容調(diào)諧陣列校準(zhǔn)積分常數(shù)波動,采用DWA算法改進(jìn)多比特量化器失配。最后在已通過行為級驗(yàn)證的三階連續(xù)時間Sigma-Delta調(diào)制器系統(tǒng)結(jié)構(gòu)基礎(chǔ)上,展開電路分析與設(shè)計(jì)。采用SMIC 0.18?m 1P6M工藝,電源電壓1.8 V,10 MHz信號帶寬OSR為16的條件下對其仿真得到SFDR為98.4 dB,SNR為81.1 dB,SNDR為80.9 dB,有效位數(shù)為11.2 bits。
[Abstract]:With the development of communication system, the channel bandwidth of the next generation wireless communication system needs to be extended to tens or even hundreds of megahertz, and the dynamic range is invariant. Under this condition, the requirement of wideband, low power consumption and high precision is proposed for ADC. Sigma-Delta-50 ADC is a research hotspot in this field. Compared with Nyquist sampling ADC, it has the advantages of lower power consumption, larger dynamic range and higher quantization accuracy. Continuous time Sigma-Delta ADC has the characteristics of natural anti-aliasing filtering and has no strict requirements for the time of establishing operational amplifier in the loop filter module. These advantages make it suitable for high speed and high precision conversion and lower power consumption. In this paper, the key module of continuous time Sigma-Delta ADC (Sigma-Delta ADC), Sigma-Delta modulator, is studied. Firstly, the STF characteristics of feedforward and feedback modulators are analyzed and compared, and a hybrid Sigma-Delta modulator is proposed combining the advantages and disadvantages of the two structures. Then the transfer function of continuous time Sigma-Delta modulator is synthesized by using Matlab SD Toolbox design tool according to the principle of pulse invariance. In order to reduce the power consumption of the system, the passive RC integrator is used as the second stage integrator of the loop filter. At the same time, the zero-order feedback loop which compensates the loop delay is moved forward and the adder is cancelled. Under the condition that the signal bandwidth is 10 MHz OSR is 16, the SNDR of the modulator is 68.6 dB Matlab and the effective bit number is 9.5 bits. The SNR of the modulator is 68.6 dB SFDR is 100.9 dB, and the effective bit number is 9.5 bits. Considering that there are many non-ideal factors in practical circuits, this paper analyzes the non-ideal factors, such as limited gain bandwidth product, integral constant change, loop delay and comparator offset, respectively. Based on the Smulink platform, the behavior level modeling and simulation are carried out in view of the influence of non-ideal factors on the overall performance of the system. Zero order feedback loop absorption loop delay, NRZ feedback pulse waveform to suppress clock jitter, capacitive tuning array to calibrate integral constant fluctuation, and DWA algorithm to improve multi-bit quantizer mismatch are adopted. Finally, on the basis of the structure of the third-order continuous time Sigma-Delta modulator, which has been verified by the behavior level, the circuit analysis and design are developed. Using SMIC 0.18m 1P6M process, the SFDR is 98.4 dBU SNR 81.1 dB SNDR and the effective bit is 11.2 bits under the condition that the power supply voltage 1.8 V 10 MHz signal bandwidth OSR is 16. The simulation results show that the SFDR is 98.4 dBU SNR is 81.1 dBN SNDR is 80.9 dB, and the effective bit is 11.2 bits.
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2015
【分類號】：TN761

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本文編號：1908549