本文選題：UVM + 覆蓋率��； 參考：《廣東工業(yè)大學(xué)》2016年碩士論文

【摘要】：隨著深亞微米半導(dǎo)體工藝和超大規(guī)模數(shù)字集成電路設(shè)計(jì)的迅速發(fā)展,芯片集成度的提高給集成電路設(shè)計(jì)帶來(lái)越來(lái)越多的挑戰(zhàn)。在芯片的開(kāi)發(fā)周期中,驗(yàn)證占了整個(gè)開(kāi)發(fā)周期的大部分比例,甚至超過(guò)了芯片的設(shè)計(jì)時(shí)間。驗(yàn)證研究一直以來(lái)都是業(yè)界的重要研究課題,驗(yàn)證方法學(xué)的理論一直在革新和提高。UVM (Universal Verification Methodology)驗(yàn)證方法學(xué)綜合AVM、OVM、VMM等多種驗(yàn)證方法學(xué)的優(yōu)點(diǎn),基于UVM驗(yàn)證方法學(xué)搭建靈活和可重用的驗(yàn)證平臺(tái),極大地提高了芯片驗(yàn)證的效率。本文研究來(lái)源于某微電子公司的實(shí)際項(xiàng)目,論文主要闡述了基于UVM驗(yàn)證平臺(tái)的搭建及其在高清晰圖像傳輸芯片(DVLINK)模塊中的應(yīng)用及研究。具體研究?jī)?nèi)容如下：首先是UVM驗(yàn)證平臺(tái)的搭建。通過(guò)分析UVM驗(yàn)證方法學(xué)的演變,研究UVM驗(yàn)證平臺(tái)的基本架構(gòu)及其主要組件的特點(diǎn),采用System Verilog驗(yàn)證語(yǔ)言描述各個(gè)UVM驗(yàn)證組件,通過(guò)抽象事務(wù)級(jí)建模搭建可重用的DVLINK驗(yàn)證平臺(tái)。其次是DVLINK模塊功能驗(yàn)證設(shè)計(jì)。采用覆蓋率為導(dǎo)向進(jìn)行功能驗(yàn)證設(shè)計(jì),詳細(xì)分析被測(cè)模塊的Spec,提煉測(cè)試點(diǎn)并制定驗(yàn)證目標(biāo),研究黑盒測(cè)試、白盒測(cè)試等主流測(cè)試方法。此外,文章還進(jìn)一步研究模型檢測(cè),采用混合測(cè)試的方式進(jìn)行模塊功能驗(yàn)證,并實(shí)現(xiàn)驗(yàn)證目標(biāo)。最后總結(jié)了UVM驗(yàn)證平臺(tái)設(shè)計(jì)結(jié)論。UVM驗(yàn)證平臺(tái)的靈活性和可重用性特點(diǎn),顯著提高了DVLINK模塊的驗(yàn)證效率,無(wú)需大范圍改動(dòng)數(shù)據(jù),方便驗(yàn)證工程師的驗(yàn)證工作�；赩CEGAR的模型測(cè)試并自動(dòng)生成驗(yàn)證報(bào)告,簡(jiǎn)單清晰的驗(yàn)證報(bào)告,提高驗(yàn)證的準(zhǔn)確性。提取DVLINK模塊的測(cè)試點(diǎn)并通過(guò)覆蓋率目標(biāo)。
[Abstract]:With the rapid development of deep submicron semiconductor technology and VLSI design, the improvement of IC integration level brings more and more challenges to IC design. In the chip development cycle, verification accounts for most of the whole development cycle, and even exceeds the chip design time. Verification research has always been an important research topic in the industry. The theory of verification methodology has been innovating and improving. Based on UVM verification methodology, a flexible and reusable verification platform is built, which greatly improves the efficiency of chip verification. The research in this paper comes from the actual project of a microelectronics company. This paper mainly describes the construction of UVM verification platform and its application and research in the high definition image transmission chip DVLINK module. The specific research contents are as follows: firstly, the UVM verification platform is built. By analyzing the evolution of UVM verification methodology, the basic architecture of UVM verification platform and the characteristics of its main components are studied. Each UVM verification component is described by System Verilog verification language, and a reusable DVLINK verification platform is built by abstract transactional modeling. Secondly, the function verification design of DVLINK module is introduced. The function verification design is based on coverage, the Specs of the tested module are analyzed in detail, the test points are refined and the verification goal is formulated, and the mainstream testing methods such as black box test and white box test are studied. In addition, the model detection is further studied, and the module function verification is carried out by mixed test, and the verification goal is achieved. Finally, the paper summarizes the design conclusion of UVM verification platform. The features of flexibility and reusability of DVLINK verification platform are summarized. The verification efficiency of DVLINK module is improved significantly, and the verification work of verification engineer is convenient without changing the data in a wide range. Model test based on VCEGAR and automatic generation of verification report, simple and clear verification report, improve the accuracy of verification. Extract the test points of the DVLINK module and pass the coverage target.
【學(xué)位授予單位】：廣東工業(yè)大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2016
【分類(lèi)號(hào)】：TN402

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本文編號(hào)：1896156