本文選題：自動(dòng)化流程 + 等價(jià)性檢驗(yàn)　； 參考：《西安電子科技大學(xué)》2015年碩士論文

【摘要】：近年來(lái),通信終端芯片的發(fā)展十分迅速,但同時(shí)移動(dòng)終端的設(shè)計(jì)卻越來(lái)越困難。首先,隨著CMOS工藝尺寸從90nm到65nm再到現(xiàn)在的28nm,其靜態(tài)功耗已經(jīng)大到可以和動(dòng)態(tài)功耗比肩甚至更大的程度,所以降低芯片電源網(wǎng)絡(luò)的靜態(tài)功耗和動(dòng)態(tài)功耗已經(jīng)成為納米級(jí)集成電路設(shè)計(jì)的重要課題之一。其次,隨著集成電路工藝不斷的發(fā)展,芯片的規(guī)模越來(lái)越大,使得芯片的驗(yàn)證也變得越來(lái)越困難,出現(xiàn)一些功能上的錯(cuò)誤的概率也越來(lái)越大。因此如何減少驗(yàn)證時(shí)間,如何有效地修改錯(cuò)誤,加快產(chǎn)品的上市時(shí)間將變得越來(lái)越重要。自動(dòng)化流程正是在這個(gè)情況下得到了快速的發(fā)展。數(shù)字集成電路設(shè)計(jì)大體上可以分為前端設(shè)計(jì)和后端設(shè)計(jì)。前端設(shè)計(jì)一般是從RTL(寄存器傳輸級(jí))代碼設(shè)計(jì)到邏輯綜合生成網(wǎng)表,后端設(shè)計(jì)就是通常指的是物理實(shí)現(xiàn)過(guò)程。然而數(shù)字后端設(shè)計(jì)由于它的復(fù)雜性以及設(shè)計(jì)周期較緊張的問(wèn)題,往往決定著芯片能否及時(shí)流片成功(Taped Out),因此自動(dòng)化流程有著廣闊的應(yīng)用空間。所謂的自動(dòng)化流程就是將復(fù)雜的工具命令分解成數(shù)個(gè)步驟,每個(gè)步驟都用簡(jiǎn)單的命令實(shí)現(xiàn),同時(shí)將每個(gè)步驟跑完產(chǎn)生的日志文件分別保存起來(lái),這樣既可以提升設(shè)計(jì)的效率,同時(shí)又可以方便設(shè)計(jì)人員對(duì)錯(cuò)誤進(jìn)行糾正。本論文基于數(shù)字基帶芯片XG726,主要研究的是ECO(工程更改順序)流程和低功耗流程。做ECO需要前后端設(shè)計(jì)人員的不斷溝通,前端設(shè)計(jì)人員告訴后端設(shè)計(jì)人員在哪個(gè)模塊需要做ECO,后端人員完成后又需要前端人員去驗(yàn)證是否實(shí)現(xiàn)了預(yù)期的功能。通過(guò)ECO流程可以較快地修改在后仿真發(fā)現(xiàn)的電路功能性問(wèn)題,同時(shí)針對(duì)不同的模塊采用不同的ECO流程來(lái)得到合理的補(bǔ)丁大小,從而極大地降低了后端物理實(shí)現(xiàn)的難度。新的ECO流程方法主要包括打平(Flatten)ECO流程以及斷點(diǎn)(Cut Point)ECO流程。打平ECO流程主要是邏輯綜合帶來(lái)的邊界優(yōu)化的問(wèn)題,而斷點(diǎn)ECO流程適用于組合邏輯鏈長(zhǎng)的網(wǎng)表。除ECO流程外,所做的工作還包括在PCIE模塊搭建并測(cè)試標(biāo)準(zhǔn)UPF流程(Golden UPF Flow)將結(jié)果和舊的流程(Base Flow)進(jìn)行比較,判斷新的流程在結(jié)果上是否更優(yōu)。而對(duì)于Verdi-SignOff流程,因?yàn)檫@是一個(gè)新的用于檢測(cè)功耗意圖的工具,并沒(méi)有老的流程可以借鑒,因此需要在環(huán)境中搭建,并且編輯相關(guān)的輸入文件,同時(shí)評(píng)測(cè)它在檢測(cè)結(jié)果是否更優(yōu)�？偠灾�,這兩個(gè)流程可以大大提高低功耗設(shè)計(jì)的效率,并且Verdi-SignOff這個(gè)工具和MVRC(多電壓域規(guī)則檢查)相比在性能上有了極大的提升。論文所提出的有關(guān)流程的實(shí)現(xiàn)方法和需要注意的問(wèn)題,全部來(lái)自于數(shù)字后端設(shè)計(jì)的相關(guān)經(jīng)驗(yàn),具有良好的參考價(jià)值。
[Abstract]:In recent years, the development of communication terminal chip is very rapid, but at the same time, the design of mobile terminal is becoming more and more difficult. First, with the size of the CMOS process from 90nm to 65nm to the current 28nm, the static power consumption is so large that it can be compared with dynamic power consumption even more. Therefore, reducing the static and dynamic power consumption of chip power network has become one of the most important issues in the design of nanoscale integrated circuits. Secondly, with the continuous development of integrated circuit technology, the scale of the chip becomes larger and larger, which makes the verification of the chip become more and more difficult, and the probability of some functional errors becomes more and more large. Therefore, how to reduce the verification time, how to modify errors effectively, and how to speed up the time to market will become more and more important. It is in this context that automation processes are rapidly developed. Digital integrated circuit design can be divided into front-end design and back-end design. The front-end design is generally from RTL (register transfer level) code design to the logic synthesis generation network table. The back-end design usually refers to the physical implementation process. However, due to its complexity and tight design cycle, the digital back-end design often determines whether the chip can flow successfully in time, so the automation process has a wide application space. The so-called automation process is to decompose complex tool commands into several steps, each step is implemented with a simple command, and the log files generated by each step are saved separately, which can enhance the efficiency of the design. At the same time, it is convenient for designers to correct errors. Based on the digital baseband chip XG726, this paper mainly studies the ECOF (Engineering change order) process and the low power consumption process. To do ECO requires continuous communication between front and rear designers. The front-end designers tell the back-end designers which module they need to do ECO.The back-end designers need front-end staff to verify whether or not they have achieved the desired function. The functional problems found in the post-simulation can be quickly modified by ECO process, and the reasonable patch size can be obtained by using different ECO processes for different modules, which greatly reduces the difficulty of physical implementation of back-end. The new ECO process methods mainly include the leveling and flattening eco process and the breakpoint cut Point)ECO process. Leveling ECO process is mainly a problem of boundary optimization brought by logic synthesis, while breakpoint ECO process is suitable for net table with length of combinational logic chain. In addition to the ECO process, the work includes setting up and testing the standard UPF UPF flow in the PCIE module, comparing the result with the old one, and judging whether the new flow is better or not. For the Verdi-SignOff process, because it is a new tool for detecting the power consumption intention, there is no old process to learn from it, so it needs to be built in the environment, edit the relevant input files, and evaluate whether it is better in detecting results. In a word, these two processes can greatly improve the efficiency of low power design, and the performance of Verdi-SignOff is greatly improved compared with that of MVRC (Multi-Voltage Domain Rule checking). The implementation methods and problems that need to be paid attention to are all from the relevant experience of digital back-end design, which has good reference value.
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2015
【分類號(hào)】：TN402

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本文編號(hào)：1810804