本文選題：對稱密鑰加密算法 + 高級加密標準��； 參考：《計算機應用》2017年05期

【摘要】：由于對廣泛使用的AES算法的性能要求越來越高,基于軟件的密碼算法已經越來越難以滿足高吞吐量密碼破解的需求,因此越來越多的算法利用現(xiàn)場可編程邏輯門陣列(FPGA)平臺進行加速。針對AES算法在FPGA硬件上存在的開發(fā)復雜度高且開發(fā)周期長等問題,采用高層次綜合(HLS)設計方法,使用高級程序語言描述并設計AES硬件加速算法。首先利用循環(huán)展開等提高運算并行度;其次使用資源平衡技術進行優(yōu)化,充分利用片上存儲和電路資源;最后添加全流水結構,提高整體設計的時鐘頻率和吞吐量,同時也詳細對比分析基準設計、利用結構展開、資源均衡以及流水線優(yōu)化方法的設計。經過實驗表明,在Xilinx xc7z020clg484 FPGA芯片上,最終AES算法的時鐘頻率最高達到127.06 MHz,而吞吐量達到了16.26 Gb/s,較之基準的AES設計,性能提升了三個數(shù)量級。
[Abstract]:Due to the increasingly high performance requirements of widely used AES algorithms, software-based cryptography algorithms have become more and more difficult to meet the needs of high-throughput cryptographic cracking. Therefore, more and more algorithms are accelerated by FPGA platform. Aiming at the problems of high complexity and long development cycle of AES algorithm on FPGA hardware, the method of high-level synthesis is used to design and describe and design the accelerated algorithm of AES hardware using high-level programming language. At first, the parallel degree of operation is improved by using loop expansion and so on; secondly, the technology of resource balance is used to optimize and make full use of on-chip storage and circuit resources; finally, the whole pipeline structure is added to improve the clock frequency and throughput of the whole design. At the same time, the design of benchmark design, structure expansion, resource balance and pipeline optimization are compared in detail. The experiments show that the clock frequency of the final AES algorithm is up to 127.06 MHz on Xilinx xc7z020clg484 FPGA chip, and the throughput is 16.26 GB / s, which is three orders of magnitude higher than the standard AES design.
【作者單位】： 中國科學院信息工程研究所;信息內容安全技術國家工程實驗室;北京特種工程設計研究院;
【基金】：國家自然科學基金青年科學基金資助項目(61402475) 新疆自治區(qū)科技專項(201230123)~~
【分類號】：TN791;TP309.7

【相似文獻】

相關期刊論文 前10條

1 易清明,劉偉平,周偉賢;基于FPGA的基-6FFT算法的設計與實現(xiàn)[J];電訊技術;2004年03期

2 黃曉林,梁玉紅;交流過零觸發(fā)PWM調功器的算法設計[J];汽車科技;1998年06期

3 王波濤;韓國棟;張效軍;;基于FPGA的MD5算法設計與實現(xiàn)[J];通信技術;2010年01期

4 吳武飛;王奕;李仁發(fā);;可重構Keccak算法設計及FPGA實現(xiàn)[J];計算機應用;2012年03期

5 葛峰;金偉信;段本欽;;1024位RSA算法的FPGA設計研究[J];軍事通信技術;2009年01期

6 武玉華;李莉;高獻偉;顏士丁;;用FPGA實現(xiàn)的RC6算法的研究[J];單片機與嵌入式系統(tǒng)應用;2008年05期

7 魏鵬;孫磊;王華力;;WFTA算法的FPGA設計與實現(xiàn)[J];通信技術;2011年04期

8 許文龍;王奕;陳佐;李仁發(fā);宋倩;;高性能BLAKE算法研究及其FPGA實現(xiàn)[J];計算機應用研究;2012年06期

9 李社蕾;李海濤;楊喜娟;;基于蟻群算法的二元光學優(yōu)化設計[J];應用光學;2008年05期

10 蔡蕓;李哲;;一種卡類終端的熱保護算法設計[J];計算機與數(shù)字工程;2014年01期

相關碩士學位論文 前4條

1 劉濤;經典DOA算法的FPGA實現(xiàn)[D];哈爾濱工業(yè)大學;2016年

2 李東興;同尺寸集成電路板下料算法研究[D];廣西大學;2016年

3 王勐;混合蛙跳算法研究及其在NoC低功耗映射中的應用[D];西安電子科技大學;2014年

4 胡寒;一種基于FPGA的數(shù)字預失真算法實現(xiàn)[D];武漢理工大學;2014年

，

本文編號：1787228