發(fā)布時間：2018-04-21 10:10

  本文選題：無損壓縮 + Gzip��； 參考：《電子學報》2017年03期

【摘要】：硬件無損壓縮技術可以發(fā)揮專用電路的速度和功耗優(yōu)勢,被廣泛應用于大數(shù)據(jù)計算以及通信領域.本文以GNUzip(Gzip)數(shù)據(jù)無損壓縮技術為原型設計了一種硬件壓縮電路.通過采用雙Hash函數(shù)、并行匹配處理、面向硬件存儲的LZ77壓縮存儲格式、高效數(shù)據(jù)拼接器等加速方法,發(fā)揮并行計算和流水線結構優(yōu)勢,提升壓縮速率.該硬件壓縮電路基于Verilog HDL設計,使用現(xiàn)場可編程門陣列(FPGA)進行測試和驗證.測試數(shù)據(jù)表明:與軟件壓縮方式相比,該硬件壓縮電路在獲得適中壓縮率(65.9%)的同時,其壓縮速率得到顯著提升,平均壓縮速率達171Mb/s,滿足網(wǎng)絡通信、數(shù)據(jù)存儲等實時壓縮應用需求.
[Abstract]:In this paper , a hardware compression circuit is designed based on the lossless compression technique of GNIip ( Gzip ) data . The hardware compression circuit is designed with double Hash function , parallel matching process , LZ77 compressed storage format for hardware storage , high efficiency data splicing device and so on . The test data shows that the hardware compression circuit is based on verilog HDL design , the compression rate of the hardware compression circuit is significantly improved , the average compression rate is 171Mb / s , which can meet the real - time compression application requirements of network communication , data storage and the like .

【作者單位】： 東南大學集成電路學院;
【基金】：國家自然科學基金(No.61571116)
【分類號】：TN702;TP301.6

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本文編號：1781983