本文選題：低功耗 + SAR�。� 參考：《杭州電子科技大學》2015年碩士論文

【摘要】：低功耗模數(shù)轉換器(ADC)廣泛應用于各種采用電池供電的便攜式電子產品中,如移動電話、平板電腦、智能穿戴設備和各種便攜式醫(yī)療設備等。為了延長設備的使用周期,就必須降低芯片的功耗;同時為了滿足多路信號的采集需求,就要求ADC具有多個輸入通道。低功耗ADC的設計難點在于希望在降低ADC功耗的同時,不會過多損失ADC的性能和增加ADC的實現(xiàn)成本。為了實現(xiàn)一款低功耗多通道高性能的ADC,本文開展相關的研究工作,完成的主要成果如下:(1)采用了低成本低功耗的ADC實現(xiàn)架構。通過對比不同的ADC實現(xiàn)架構的優(yōu)缺點,本文選擇了適用于低功耗低成本的逐次逼近型模數(shù)轉換器(SAR ADC)結構;同時采用了低電壓的設計方案。該芯片采用CMOS 0.35μm工藝實現(xiàn),標準電壓為3.3V。為了降低ADC的整體功耗,芯片最低工作電壓可從3.3V降低到1.8V,從而減少了約45%的功耗。由于MOSFET的閾值沒有降低,所以在設計MOS開關、比較器、偏置電路等時,低電壓設計方案具有一定的難度。(2)在芯片實現(xiàn)過程中,設計了低功耗低成本的分段式電荷共享型DAC結構。電荷共享型DAC使用電容陣列實現(xiàn),沒有靜態(tài)功耗,具有較高的匹配精度,適合低功耗的應用場合。本文采用分段式電荷共享型DAC結構可以進一步減小整體電容陣列的面積,從而達到低成本低功耗的要求。(3)為了滿足低電壓低功耗高性能的要求,設計了具有軌到軌輸入級的再生鎖存型比較器。軌到軌輸入級采用1:1電流鏡偏置復用技術,通過亞閾值設計,在實現(xiàn)低功耗的同時減小了比較器的失調電壓。再生鎖存級設計了遲滯特性,可以有效消除由于回踢噪聲造成的比較器的誤翻轉,從而提高了比較器的抗干擾能力。測試結果表明該ADC芯片是一個可用低至1.9V供電的4通道、10位分辨率、300ksps采樣率的低電壓低功耗逐次逼近型模數(shù)轉換器(SAR ADC),芯片核心版圖面積為1.23mm2,并采用Chartered CMOS 0.35μm工藝進行了流片實現(xiàn)。測試結果表明在2V供電,166ksps的采樣速率下,ADC的功耗只有200μW;計算得到的ADC的信噪比(SNR)為58.25dB,無雜散動態(tài)范圍(SFDR)為60dB,INL和DNL小于0.2LSB,有效位數(shù)約為9.4bit,品質因子(FOM)為4.9pJ/conversion-step。
[Abstract]:Low power A / D converter (ADC) is widely used in a variety of battery-powered portable electronic products, such as mobile phones, tablets, smart wearables and various portable medical devices.In order to prolong the service life of the device, the power consumption of the chip must be reduced, and in order to meet the demand of multi-channel signal acquisition, the ADC is required to have multiple input channels.The design difficulty of low power ADC is to reduce the power consumption of ADC without losing the performance of ADC and increasing the cost of ADC implementation.In order to achieve a low power multi-channel high performance ADCs, this paper carries out related research work. The main results are as follows: 1) A low cost and low power ADC implementation architecture is adopted.By comparing the advantages and disadvantages of different ADC implementation architectures, this paper chooses the successive approximation ADC structure which is suitable for low power and low cost, and adopts a low voltage design scheme.The chip is realized by CMOS 0.35 渭 m process and the standard voltage is 3.3 V.In order to reduce the overall power consumption of ADC, the minimum operating voltage of the chip can be reduced from 3.3 V to 1.8 V, thus reducing the power consumption by about 45%.Because the threshold of MOSFET is not reduced, when designing MOS switch, comparator and bias circuit, it is difficult to design low voltage design scheme. In the process of chip implementation, a low power and low cost segmented charge-sharing DAC structure is designed.The charge-sharing DAC is realized by capacitive array with no static power consumption and high matching precision. It is suitable for low power consumption applications.In order to meet the requirements of low voltage, low power consumption and high performance, the area of the whole capacitor array can be further reduced by using a segmented charge sharing DAC structure, which can meet the requirements of low cost and low power consumption.A regenerative latch comparator with rail-to-rail input stage is designed.The 1:1 current mirror bias multiplexing technique is used in the rail to rail input stage. By the design of sub-threshold, the offset voltage of the comparator is reduced while the power consumption is low.The hysteresis characteristic of regenerative latch stage is designed, which can effectively eliminate the false overturn of comparator caused by backkick noise and improve the anti-jamming ability of comparator.The test results show that the ADC chip is a low voltage and low power successive approximation ADC with low voltage and low power consumption. The core area of the chip is 1.23mm ~ 2, and the Chartered CMOS 0.35 渭 m process is adopted. The chip is a low voltage and low power successive approximation type A / D converter with low power sampling rate of 300ksps and 4-channel power supply of up to 1.9 V.The flow sheet is realized.The test results show that the power consumption of the ADC is only 200 渭 W at the sampling rate of 166ksps, the SNR of the calculated ADC is 58.25dB, the non-spurious dynamic range of SFDR is 60dBINL and DNL is less than 0.2LSB. the effective digit is about 9.4 bit and the quality factor is 4.9pJConversion-step.
【學位授予單位】：杭州電子科技大學
【學位級別】：碩士
【學位授予年份】：2015
【分類號】：TN792

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