本文選題：模數(shù)轉(zhuǎn)換器 + 折疊��； 參考：《合肥工業(yè)大學(xué)》2015年碩士論文

【摘要】：高速ADC在無線通訊和雷達(dá)衛(wèi)星等高速信號處理領(lǐng)域有著廣泛的應(yīng)用和研究前景。在各類ADC中,全并行Flash ADC速度最快,但隨著精度的增加系統(tǒng)規(guī)模呈指數(shù)型增長。折疊插值A(chǔ)DC改進(jìn)了原有的全并行結(jié)構(gòu),利用折疊和插值等預(yù)處理電路實現(xiàn)了粗量化和細(xì)量化過程的同步進(jìn)行。減小了系統(tǒng)規(guī)模且保證了原有結(jié)構(gòu)的高速度特性。因此在高速ADC領(lǐng)域具有實際研究價值并成為研究熱點。本文首先根據(jù)折疊插值A(chǔ)DC的基本原理,深入研究和分析了系統(tǒng)的工作過程和實現(xiàn)方式,詳細(xì)闡述了折疊技術(shù)和插值技術(shù)的基本原理和電路結(jié)構(gòu)。根據(jù)系統(tǒng)精度和速度以及電路規(guī)模的設(shè)計要求,選擇了差分對折疊和電壓插值結(jié)構(gòu),并確定了3位粗量化和5位細(xì)量化結(jié)構(gòu)來實現(xiàn)系統(tǒng)8位精度。其次,根據(jù)原理進(jìn)行系統(tǒng)級建模,驗證了折疊插值A(chǔ)DC工作原理及其架構(gòu)選擇的可行性。并分析系統(tǒng)各模塊及非理想因素,指導(dǎo)實際電路的設(shè)計。最后,在原理分析和系統(tǒng)級建模的基礎(chǔ)上,設(shè)計了折疊插值A(chǔ)DC的部分關(guān)鍵電路并完成仿真和驗證。其中包括差分對結(jié)構(gòu)預(yù)放大器的設(shè)計,以降低比較器輸入失調(diào)的影響。預(yù)放大器和動態(tài)鎖存比較器的結(jié)合即可完成粗量化過程。差分對折疊電路能產(chǎn)生線性度較好的折疊信號并抑制共模干擾。電壓插值電路通過簡單的電阻插值結(jié)構(gòu)產(chǎn)生更多折疊信號以提高系統(tǒng)的線性度。位同步電路保證了粗量化和細(xì)量化信號的同步輸出減小編碼誤差。本文基于TSMC 0.18um CMOS工藝,1.8V電源電壓,利用Cadence的Spectre軟件進(jìn)行電路設(shè)計和仿真。仿真結(jié)果表明,所設(shè)計的折疊插值A(chǔ)DC在250MHz采樣頻率,121.09MHz輸入信號下有效位數(shù)達(dá)到7.85bit,在500MHz采樣頻率,101.56MHz輸入信號下有效位數(shù)達(dá)7.53bit。
[Abstract]:High-speed ADC has a wide range of applications and research prospects in high-speed signal processing such as wireless communications and radar satellites.Among all kinds of ADC, the speed of full parallel Flash ADC is the fastest, but the system scale increases exponentially with the increase of precision.The folding interpolation ADC improves the original full parallel structure and uses the preprocessing circuits such as folding and interpolation to realize the synchronization of coarse quantization and fine quantization.The system size is reduced and the high speed characteristic of the original structure is guaranteed.Therefore, it has practical research value in the field of high speed ADC and has become a research hotspot.In this paper, according to the basic principle of folding interpolation ADC, the working process and realization of the system are studied and analyzed, and the basic principle and circuit structure of folding and interpolation technology are described in detail.According to the design requirements of system precision, speed and circuit scale, differential pair folding and voltage interpolation structures are selected, and 3-bit coarse quantization and 5-bit fine quantization structures are determined to realize the system 8-bit precision.Secondly, system-level modeling is carried out according to the principle, which verifies the feasibility of folding and interpolating ADC working principle and architecture selection.The system modules and non-ideal factors are analyzed to guide the design of practical circuits.Finally, on the basis of principle analysis and system-level modeling, some key circuits of folded interpolated ADC are designed and simulated and verified.This includes the design of differential preamplifiers to reduce the effect of comparator input misalignment.The combination of preamplifier and dynamic latch comparator can complete the coarse quantization process.Differential pair folding circuit can produce good linearity of folding signal and suppress common-mode interference.The voltage interpolation circuit generates more folding signals through a simple resistance interpolation structure to improve the linearity of the system.The bit synchronization circuit ensures the synchronization output of coarse quantization and fine quantization signal to reduce the coding error.Based on the 1.8V power supply voltage of TSMC 0.18um CMOS process, the circuit design and simulation are carried out by Spectre software of Cadence.The simulation results show that the effective bit number of the designed folded interpolated ADC is 7.85 bit at 121.09 MHz 250MHz sampling frequency and 7.53 bit at 500MHz sampling frequency 101.56 MHz input signal.
【學(xué)位授予單位】：合肥工業(yè)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2015
【分類號】：TN792

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本文編號：1759011