本文選題：三維芯片 + 裝箱問題　； 參考：《計算機工程與科學》2017年03期

【摘要】：三維芯片(3D-SIC)通過硅通孔TSV技術實現(xiàn)電路的垂直互連,有效提高了系統(tǒng)集成度和整體性能。由于三維芯片測試中,用于測試的引腳數和TSV數目以及測試時功耗的限制都對測試時間有很大的影響,擬提出一種裝箱問題思想的測試方案,針對每層只有一個晶片的"單塔"結構和每層有多個晶片的"多塔"結構進行測試調度優(yōu)化。該優(yōu)化方案在控制測試引腳數、測試TSV數目與測試功耗的同時,能有效縮短測試時間。實驗結果表明,與同類方案相比,在多種限制條件和不同結構中,都有著顯著的優(yōu)化結果。其中"單塔"最高優(yōu)化45.28%的測試時間,"多塔"最高優(yōu)化了27.78%的測試時間。
[Abstract]:Three-dimensional chip 3D-SICs realize the vertical interconnection of circuits by silicon through hole TSV technology, which effectively improves the system integration and overall performance.Because the number of pins and TSV used for testing and the limitation of power consumption have great influence on the test time in 3D chip testing, a test scheme based on packing problem is proposed.The test scheduling is optimized for the "single tower" structure with only one chip per layer and the "multi-tower" structure with multiple wafers on each floor.This optimization scheme can effectively shorten the test time while controlling the number of test pins, the number of test TSV and the test power consumption.The experimental results show that, compared with the similar schemes, there are significant optimization results in a variety of constraints and different structures.The test time of "single tower" is 45.28% and that of "multi-tower" is 27.78%.
【作者單位】： 合肥工業(yè)大學計算機與信息學院;合肥工業(yè)大學電子科學與應用物理學院;
【基金】：國家自然科學基金(61674048,61474036,61371025,61574052)
【分類號】：TN407

【參考文獻】

相關期刊論文 前3條

1 神克樂;虞志剛;白宇;;基于TSV綁定的三維芯片測試優(yōu)化策略[J];電子學報;2016年01期

2 常郝;梁華國;蔣翠云;歐陽一鳴;徐輝;;一種3D堆疊集成電路中間綁定測試時間優(yōu)化方案[J];電子學報;2015年02期

3 神克樂;向東;;基于三維芯片熱驅動的掃描測試策略[J];電子學報;2013年06期

【共引文獻】

相關期刊論文 前9條

1 聶牧;梁華國;卞景昌;倪天明;徐秀敏;黃正峰;;基于硅通孔綁定后三維芯片測試調度優(yōu)化方案[J];計算機工程與科學;2017年03期

2 崔小樂;王文明;繆e，

本文編號：1754279