本文選題：SerDes + 時鐘數(shù)據(jù)恢復(fù)��； 參考：《東南大學(xué)》2016年碩士論文

【摘要】：隨著人類信息量的不斷增長,高速串行通信正變得越來越重要,一種原本用于光纖通信的SerDes技術(shù)以其速度高、容量大、成本低、抗干擾能力強等特點正成為高速串行通信的主流。本論文設(shè)計的時鐘數(shù)據(jù)恢復(fù)(Clock and Data Recovery, CDR)電路是SerDes接收電路中的一個重要模塊,采用TSMC0.18μmCMOS工藝設(shè)計,為3.125Gb/s SerDes接收系統(tǒng)提供時鐘信號的同時,完成數(shù)據(jù)的恢復(fù)功能。本論文設(shè)計的CDR電路基于鎖相環(huán)(Phase-Locked Loop, PLL)結(jié)構(gòu),輸入3.125Gb/s的不歸零(Non Return to Zero, NRZ)數(shù)據(jù),輸出1.5625GHz的時鐘信號和兩路1.5625Gb/s的NRZ數(shù)據(jù)。為了降低系統(tǒng)功耗,電路采用1.2V的低電壓供電,利用低功耗的低壓差線性穩(wěn)壓器(Low-Dropout Regulator, LDO)完成電壓轉(zhuǎn)換的同時,提高CDR系統(tǒng)的電源噪聲抑制性能。鑒相器(Phase Detector,PD)采用全CMOS邏輯的半速率線性鑒相器結(jié)構(gòu),可以降低壓控振蕩器(Voltage Controlled Oscillator,VCO)的振蕩頻率,從而降低功耗,VCO采用三級環(huán)形偽差分結(jié)構(gòu)。CDR電路利用電荷泵(Charge Pump,CP)完成電壓到電流的轉(zhuǎn)變,采用電流轉(zhuǎn)向技術(shù)提高CP的工作速度,CP中的單位增益跟隨器采用rail-to-rail結(jié)構(gòu)以提高CP的輸出電壓范圍。CDR電路芯片面積為0.321mm×0.534mm,LDO芯片面積為0.3mm×0.375mm。后仿真結(jié)果看出,TT工藝角下,負(fù)載為50Ω時,CDR電路輸出時鐘頻率為1.5625GHz,恢復(fù)出的兩路1.5625Gb/s NRZ數(shù)據(jù)邏輯正確,時鐘峰峰值抖動為0.0626UI,兩路數(shù)據(jù)峰峰值抖動分別為0.0497UI和0.0523UI。CDR電路的核心功耗為6.3mW,鎖定時間116.9ns。LDO能夠為CDR電路提供精準(zhǔn)的電源電壓,其輸出電壓溫度漂移為3.4ppm,頻率在1kHz以內(nèi)的電源抑制(Power Supply Rejection, PSR)為-62.34dB。
[Abstract]:With the continuous growth of human information, high-speed serial communication is becoming more and more important, an originally used in optical fiber communication SerDes technology with its high speed, large capacity, low cost, strong anti-interference is becoming the mainstream of high-speed serial communication. The design of clock and data recovery (Clock and Data Recovery. CDR) circuit is an important module of SerDes receiving circuit, using the TSMC0.18 mCMOS process design, provides the clock signal at the same time as the 3.125Gb/s SerDes receiver system, complete the data recovery function. The phase-locked loop CDR circuit designed in this paper based on (Phase-Locked, Loop, PLL), not zero input 3.125Gb/s (Non Return to Zero, NRZ) data, NRZ data output clock signal 1.5625GHz and two 1.5625Gb/s. In order to reduce system power consumption, low voltage power supply circuit using 1.2V, using low power low dropout line Regulator (Low-Dropout Regulator, LDO) to complete the voltage conversion at the same time, improve the power supply noise suppression performance of CDR system. The phase detector (Phase Detector, PD) by half rate linear phase CMOS logic phase detector structure, can reduce the voltage controlled oscillator (Voltage Controlled, Oscillator, VCO) of the oscillation frequency, thereby reducing power consumption VCO, the three annular Pseudo differential charge pump circuit by using.CDR (Charge Pump CP) to complete the voltage to current change, the current steering technology to improve the working speed of CP, unit gain in CP follower using rail-to-rail structure to improve the output voltage range of.CDR CP circuit chip area is 0.321mm * 0.534mm. LDO chip area is 0.3mm * see the simulation results of 0.375mm., TT corner, the load is 50 CDR, the output circuit of the clock frequency of 1.5625GHz, the correct two 1.5625Gb/s NRZ data to recover the logic The clock jitter is 0.0626UI, peak peak jitter, two data respectively as the core of power 0.0497UI and 0.0523UI.CDR circuit for 6.3mW, lock time 116.9ns.LDO can provide accurate supply voltage for the CDR circuit, the output voltage of the temperature drift is 3.4PPM, power frequency within 1kHz suppression (Power Supply Rejection, PSR -62.34dB.)

【學(xué)位授予單位】：東南大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2016
【分類號】：TN432

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本文編號：1736414