本文選題：流水線型ADC　切入點：失配誤差校正　出處：《電子科技大學》2015年碩士論文

【摘要】：現(xiàn)代社會正處于一個數(shù)字信息飛速膨脹的時代,將連續(xù)的模擬信號轉(zhuǎn)化為數(shù)字信號的接口模擬-數(shù)字轉(zhuǎn)換器(ADC)應(yīng)用越來越廣泛,復雜的應(yīng)用場合對ADC性能的要求也日益提高。流水線型ADC憑借其可實現(xiàn)的中高速速度和中高精度分辨率,在中高速ADC應(yīng)用場合使用最普遍,同時也最受廣大學者和工程師的青睞。鑒于流水線型ADC功耗較大的劣勢和采樣保持電路消耗功率最大的特點,設(shè)計無采保的流水線型ADC已成為ADC高速低功耗應(yīng)用中的迫切需求。首先,本文從流水線型ADC工作的基本原理入手,建立了流水線型ADC的數(shù)學模型,并詳細分析了ADC中存在的各種誤差源和相應(yīng)的影響。運用Matlab軟件,對一種10位500 MSPS無采保的流水線型ADC進行了行為級建模,針對級電路中存在的電容失配誤差和增益誤差,提出了前臺校正技術(shù)和后臺校正技術(shù)相結(jié)合的數(shù)字校正算法,并進行了行為級驗證。行為級仿真結(jié)果顯示,校正算法能夠有效地提升流水線型ADC的動態(tài)范圍和噪聲性能,有效精度可以提升大約3Bits。然后,本文運用VHDL硬件語言,將已經(jīng)通過行為級驗證的校正算法,轉(zhuǎn)換成可綜合的RTL(寄存器)級數(shù)字電路,并運用Modelsim軟件對代碼進行了仿真和驗證。仿真結(jié)果顯示,所有的待校正的誤差均存在校正過程,并且最終的校正值在合理范圍之內(nèi)。最后,基于0.13μm標準CMOS工藝,依據(jù)數(shù)字集成電路設(shè)計的流程,運用Design Complier和Encounter等EDA設(shè)計工具,將校正算法轉(zhuǎn)換為物理可實現(xiàn)的數(shù)字版圖,并且進行了后仿真驗證。最終獲得的數(shù)字版圖面積為800μm*600μm,后仿真結(jié)果也符合預(yù)期的結(jié)果。
[Abstract]:The modern society is in the era of rapid expansion of digital information. The continuous analog signal is converted into the interface of digital signal. ADCC is more and more widely used, and the demand for ADC performance in complex applications is also increasing day by day.Pipeline type ADC is widely used in ADC applications because of its medium and high speed speed and high resolution. At the same time, it is favored by many scholars and engineers.In view of the disadvantages of pipeline type ADC and the maximum power consumption of the sampling and holding circuit, it has become an urgent demand in the application of ADC high speed and low power to design the ADC with no sampling and protection.Firstly, this paper starts with the basic principle of pipeline type ADC, establishes the mathematical model of pipeline type ADC, and analyzes in detail all kinds of error sources and corresponding influences in ADC.Using Matlab software, the behavioral model of pipeline type ADC with 10 bits 500 MSPS is built. The capacitance mismatch error and gain error in the stage circuit are analyzed.A digital correction algorithm combining foreground correction and background correction is proposed, and the behavior level verification is carried out.Behavioral simulation results show that the correction algorithm can effectively improve the dynamic range and noise performance of pipeline type ADC, and the effective precision can improve about 3 bits s.Then, using the VHDL hardware language, the correction algorithm which has passed the behavior level verification is converted into the integrated RTL (register) level digital circuit, and the code is simulated and verified by using the Modelsim software.The simulation results show that all the errors to be corrected have a correction process and the final correction values are within a reasonable range.Finally, based on 0.13 渭 m standard CMOS process, according to the flow of digital integrated circuit design and EDA design tools such as Design Complier and Encounter, the correction algorithm is converted into the physical realizable digital layout, and the post-simulation verification is carried out.The final digital layout area is 800 渭 m and 600 渭 m, and the post-simulation results are in line with the expected results.
【學位授予單位】：電子科技大學
【學位級別】：碩士
【學位授予年份】：2015
【分類號】：TN792

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本文編號：1727955