本文選題：扇出重匯聚　切入點：負偏置溫度不穩(wěn)定性　出處：《合肥工業(yè)大學》2015年博士論文

【摘要】：隨著集成電路工藝水平的不斷進步,芯片集成度和性能大幅提升,而其面積和供電電壓卻不斷減小。但是,工藝尺寸的不斷縮減對集成電路的可靠性也帶來巨大挑戰(zhàn)。納米工藝下,軟錯誤是導(dǎo)致集成電路發(fā)生失效的重要因素。同時,負偏置溫度不穩(wěn)定性(NBTI)和傳播導(dǎo)致的脈沖展寬(PIPB)、考慮多時鐘周期的故障脈沖疊加等情形進一步加重了集成電路失效。已有數(shù)據(jù)表明,組合邏輯發(fā)生軟錯誤的比重已與存儲器電路相當,并且在已工作10年的最壞情況下,軟錯誤率(SER)和電路延遲均有近20%的增加,導(dǎo)致電路更容易出現(xiàn)功能失效。為了準確評價不同電路對軟錯誤的敏感程度,并為電路的選擇性加固提供依據(jù),本論文針對納米集成電路軟錯誤評估技術(shù)進行研究,分別基于輸入向量、故障概率方法,并從協(xié)同考慮NBTI和PIPB導(dǎo)致故障脈沖的展寬、考慮多時鐘周期故障脈沖疊加的角度對軟錯誤評估方法進行闡述,主要研究內(nèi)容和創(chuàng)新點如下：(1)考慮扇出重匯聚的集成電路軟錯誤率評估。針對考慮扇出重匯聚的軟錯誤評估問題,基于輸入向量方法,提出一種考慮扇出重匯聚的電路軟錯誤率評估方法。通過門級仿真和故障注入,使用提出的考慮扇出重匯聚的敏化路徑逼近搜索算法計算邏輯門到鎖存器的敏化路徑和管腳延遲；分別將不同有效寬度的單粒子瞬態(tài)(SET)故障脈沖在敏化路徑上傳播,并使用脈沖屏蔽模型評估電氣屏蔽和時窗屏蔽效應(yīng)；最后使用提出的軟錯誤率評估方法計算可得電路總體軟錯誤率。實驗結(jié)果表明,由于考慮扇出重匯聚的影響,進一步提高了軟錯誤率評估的準確度。(2)考慮NBTI效應(yīng)的集成電路軟錯誤率評估。針對SET脈沖在產(chǎn)生和傳播過程中發(fā)生展寬的問題,提出一種考慮NBTI效應(yīng)的集成電路軟錯誤率評估方法�；赟ET脈沖在產(chǎn)生過程中展寬的解析模型對初始SET脈沖進行展寬,使用NBTI模型計算P溝道金屬氧化物半導(dǎo)體(PMOS)晶體管閾值電壓增量并映射到工藝預(yù)測模型(PTM)卡；使用考慮老化的集成電路模擬程序(HSPICE)測量SET脈沖在門單元中傳播時的展寬,并同時考慮PIPB效應(yīng)；最終將傳播到鎖存器的SET脈沖進行軟錯誤率計算。實驗結(jié)果表明,提出的方法能夠準確評估集成電路在其生命周期各個階段的軟錯誤率,并在設(shè)計階段為電路的選擇性加固提供參考。(3)考慮多時鐘周期故障脈沖疊加的鎖存窗屏蔽模型。針對故障脈沖的疊加,以及疊加的故障脈沖在多個時鐘周期內(nèi)對鎖存器采樣的干擾問題,提出一種考慮多時鐘周期故障脈沖疊加的鎖存窗屏蔽模型。先計算考慮扇出重匯聚的敏化路徑和管腳延遲；然后在扇出重匯聚路徑上使用脈沖疊加計算方法對脈沖進行疊加；最后對傳播到鎖存器的脈沖進行軟錯誤率計算。實驗結(jié)果表明,提出的方法與不考慮多時鐘周期故障脈沖疊加的方法相比,在可容忍的時間開銷內(nèi),平均提高7.5%的軟錯誤率評估準確度。(4)基于故障概率的集成電路軟錯誤率評估。針對輸入向量空間的不完備性,以及輸入向量方法的評估速度較慢的問題,提出一種基于故障概率的集成電路軟錯誤率評估方法。使用門級仿真器獲得各個邏輯門輸出端信號概率,將信號概率值進行反轉(zhuǎn)以模擬故障注入,使用數(shù)據(jù)路徑檢索算法查找故障門到鎖存器的數(shù)據(jù)路徑；在數(shù)據(jù)路徑上使用SET故障脈沖模擬粒子撞擊,使用提出的軟錯誤率評估方法計算可得電路總體軟錯誤率。實驗結(jié)果表明,與基于輸入向量的方法相比,在等效精度下,文中方法平均提高近200倍的軟錯誤率評估速度。
[Abstract]:With the development of integrated circuit technology, the chip integration and performance significantly improved, and the area and power supply voltage has been reduced. However, the process dimension shrinking reliability of integrated circuit is also a huge challenge. The nano technology, soft error is an important factor in integrated circuit failure. At the same time, negative bias temperature instability (NBTI) and pulse broadening caused by propagation (PIPB), considering the multi cycle pulse superimposed fault situation further aggravated by the failure of the integrated circuit. The existing data show that the proportion of occurrence of soft errors in combinational logic and memory circuits, and in the worst case has been working for 10 years, soft the error rate (SER) and increase the circuit delay has nearly 20%, the circuit is more prone to failure. In order to accurately evaluate the sensitivity of different circuit soft error, and selective circuit This thesis aims to provide the basis for reinforcement, nano integrated circuit soft error evaluation technology research, based on the input vector respectively, fault probability method, and from NBTI and PIPB to consider collaborative fault pulse broadening, multiple clock cycle fault pulse superposition of soft error evaluation methods are presented in this paper, the main research contents and innovations are as follows: (1) consider reconvergent fanout integrated circuit soft error rate evaluation. According to the evaluation problem of soft error reconvergent fanout, input vector based method, put forward an evaluation circuit soft error rate consider reconvergent fanout method. Through the gate level simulation and fault injection, sensitization path using the proposed considering reconvergent fanout the approximate search algorithm to compute logic gates to sensitized path latch and pin delay; single particle transient respectively different effective width (SET) pulse in sensitized fault On the path of propagation, and the use of pulse shielding model evaluation of electrical shielding and window shielding effect; finally put forward the evaluation method using a soft error rate can be calculated overall circuit soft error rate. The experimental results show that, because of considering the influence of reconvergent fanout, further improve the soft error rate evaluation accuracy (2) is considered. Evaluation of soft error rate of integrated circuit NBTI effect. For the SET pulse broadening occurs in the generation and propagation process, proposes a soft error rate evaluation of integrated circuit with NBTI effect method. SET pulse broadening in the analytical model in the process of initial SET pulse broadening calculation based on P channel metal oxide semiconductor using the NBTI model (PMOS) transistor threshold voltage increment and mapped to the process model (PTM); using the simulation program considering the integrated circuit aging (HSPICE) measurement of SET pulse in door unit Broadening of the propagation, and considering the PIPB effect; will eventually spread to latch the SET pulse soft error rate is calculated. The experimental results show that the proposed method can accurately evaluate the integrated circuit soft error in the life cycle of each stage, and in the design stage for selective circuit reinforcement for reference. (3) consider the window latch shielding model clock cycle fault pulse superposition. According to superposition of fault pulse, and the pulse superposition fault in multiple clock cycles to latch the interference sampler, a latch window shield model clock cycle fault pulse superposition consideration. First calculate the tube the foot and sensitizable path delays reconvergent fanout; then reconvergent fanout path calculation method using pulse superposition superposition of pulses; finally the pulse spread to latch the soft error rate calculation. The experimental results show that the proposed method and does not consider the method of multi clock cycle fault pulse superposition compared with tolerable time, an average increase of 7.5% soft error rate estimation accuracy. (4) to evaluate the rate of soft errors in integrated circuit based on fault probability. The input space is not complete, and evaluation of slow input vector method, put forward a kind of integrated circuit soft error rate estimation based on fault probability method. Using the gate level simulator for each logic gate output signal probability, the signal probability value to simulate the fault injection inversion, using the data path search algorithm to find the fault door to the data path of the latch; SET fault simulation using pulse particle impact on the data path, using the evaluation method of the soft error rate can be calculated overall circuit soft error rate. The experimental results show that based on the transmission and Compared with the method of entering the vector, under the equivalent precision, the method in the paper improves the speed of the soft error rate assessment by nearly 200 times.

【學位授予單位】：合肥工業(yè)大學
【學位級別】：博士
【學位授予年份】：2015
【分類號】：TN40

【相似文獻】

相關(guān)期刊論文 前10條

1 朱丹;李暾;李思昆;;形式化等價性檢查指導(dǎo)的軟錯誤敏感點篩選[J];計算機輔助設(shè)計與圖形學學報;2011年03期

2 徐建軍;譚慶平;熊磊;葉俊;;一種針對軟錯誤的程序可靠性定量分析方法[J];電子學報;2011年03期

3 熊磊;譚慶平;;基于軟錯誤的動態(tài)程序可靠性分析和評估[J];小型微型計算機系統(tǒng);2011年11期

4 梁華國;黃正峰;王偉;詹文法;;一種雙�；ユi的容軟錯誤靜態(tài)鎖存器[J];宇航學報;2009年05期

5 龔銳;戴葵;王志英;;片上多核處理器容軟錯誤執(zhí)行模型[J];計算機學報;2008年11期

6 孫巖;王永文;張民選;;微處理器體系結(jié)構(gòu)級軟錯誤易感性評估[J];計算機工程與科學;2010年11期

7 成玉;馬安國;張承義;張民選;;微體系結(jié)構(gòu)軟錯誤易感性階段特性研究[J];電子科技大學學報;2012年02期

8 張民選;孫巖;宋超;;納米級集成電路的軟錯誤問題及其對策[J];上海交通大學學報;2013年01期

9 龔銳;戴葵;王志英;;基于現(xiàn)場保存與恢復(fù)的雙核冗余執(zhí)行模型[J];計算機工程與科學;2009年08期

10 梁華國;陳凡;黃正峰;;時序敏感的容軟錯誤電路選擇性加固方案[J];電子測量與儀器學報;2014年03期

相關(guān)會議論文 前7條

1 吳珍妮;梁華國;黃正峰;王俊;陳秀美;曹源;;容軟錯誤的電路選擇性加固技術(shù)[A];第六屆中國測試學術(shù)會議論文集[C];2010年

2 熊蔭喬;譚慶平;徐建軍;;基于軟件標簽的軟錯誤校驗和恢復(fù)技術(shù)[A];中國通信學會第六屆學術(shù)年會論文集（上）[C];2009年

3 成玉;張承義;張民選;;微體系結(jié)構(gòu)的軟錯誤易感性評估及其階段特性研究[A];第十五屆計算機工程與工藝年會暨第一屆微處理器技術(shù)論壇論文集（B輯）[C];2011年

4 金作霖;張民選;孫巖;石文強;;柵氧退化效應(yīng)下納米級SRAM單元臨界電荷分析[A];第十五屆計算機工程與工藝年會暨第一屆微處理器技術(shù)論壇論文集（B輯）[C];2011年

5 郭御風;郭誦忻;龔銳;鄧宇;張明;;一種面向多核處理器I/O系統(tǒng)軟錯誤容錯方法[A];第十五屆計算機工程與工藝年會暨第一屆微處理器技術(shù)論壇論文集（B輯）[C];2011年

6 周彬;霍明學;肖立伊;;單粒子多脈沖的軟錯誤敏感性分析方法[A];第十六屆全國核電子學與核探測技術(shù)學術(shù)年會論文集（上冊）[C];2012年

7 梁麗波;梁華國;黃正峰;;基于功能復(fù)用的增強型掃描結(jié)構(gòu)ESFF-SEAD[A];2011中國儀器儀表與測控技術(shù)大會論文集[C];2011年

相關(guān)博士學位論文 前10條

1 焦佳佳;處理器中分析模型驅(qū)動的高效軟錯誤量化方法研究[D];上海交通大學;2014年

2 周婉婷;輻照環(huán)境中通信數(shù)字集成電路軟錯誤預(yù)測建模研究[D];電子科技大學;2014年

3 閆愛斌;納米集成電路軟錯誤評估方法研究[D];合肥工業(yè)大學;2015年

4 唐柳;微處理器軟錯誤脆弱性建模及緩解技術(shù)研究[D];北京工業(yè)大學;2016年

5 成玉;高性能微處理器動態(tài)容軟錯誤設(shè)計關(guān)鍵技術(shù)研究[D];國防科學技術(shù)大學;2012年

6 丁潛;集成電路軟錯誤問題研究[D];清華大學;2009年

7 繩偉光;數(shù)字集成電路軟錯誤敏感性分析與可靠性優(yōu)化技術(shù)研究[D];哈爾濱工業(yè)大學;2009年

8 黃正峰;數(shù)字電路軟錯誤防護方法研究[D];合肥工業(yè)大學;2009年

9 孫巖;納米集成電路軟錯誤分析與緩解技術(shù)研究[D];國防科學技術(shù)大學;2010年

10 朱丹;基于時序等價性檢查的電路軟錯誤系統(tǒng)級可靠性分析方法研究[D];國防科學技術(shù)大學;2010年

相關(guān)碩士學位論文 前10條

1 徐東超;面向SystemC的軟錯誤敏感度分析方法[D];上海交通大學;2015年

2 靳麗娜;基于SET傳播特性的軟錯誤率研究[D];電子科技大學;2015年

3 潘阿成;一種低功耗抗輻射的TCAM系統(tǒng)設(shè)計[D];大連理工大學;2015年

4 彭小飛;納米工藝下集成電路的容軟錯誤技術(shù)研究[D];合肥工業(yè)大學;2015年

5 張麗娜;集成電路的容軟錯誤技術(shù)研究[D];合肥工業(yè)大學;2014年

6 陳凡;數(shù)字集成電路容忍軟錯誤加固技術(shù)研究[D];合肥工業(yè)大學;2014年

7 劉思廷;考慮偏差因素的集成電路軟錯誤分析方法研究[D];哈爾濱工業(yè)大學;2014年

8 楊曉;基于合成的多核CPU軟錯誤測試加速研究[D];華中科技大學;2012年

9 汪靜;數(shù)字集成電路老化故障和軟錯誤的在線檢測技術(shù)研究[D];合肥工業(yè)大學;2013年

10 黃捚;組合電路軟錯誤敏感性分析與加固[D];哈爾濱工業(yè)大學;2008年

，

本文編號：1719659