本文選題：3D　切入點：Cache　出處：《合肥工業(yè)大學》2015年碩士論文

【摘要】：過硅通孔技術,提供了高密度、低延時和低功耗的垂直互連,芯片在三維方向堆疊的密度大、互連線短,從而使三維堆疊芯片成為可能。憑借單位面積的高存儲容量和垂直方向的低延遲優(yōu)勢,三維(3D,Three-Dimensional)存儲器堆疊技術已經(jīng)成為解決2D集成電路(ICs,Integrated Circuits)中芯片內部存儲器容量不足和帶寬限制問題的最有效方法之一。然而,3D IC高集成度帶來的高功耗密度問題大幅提高了芯片內部的工作溫度,可能會帶來熱斑(Hot Spot)問題。顯然,高熱量問題又會降低芯片的可靠性、增加芯片的故障率、限制3D芯片性能的發(fā)揮。針對高溫所產(chǎn)生的高故障率,一種被動的方法是對超大規(guī)模集成電路進行測試。文章介紹了基于TSVs的三維堆疊芯片新的測試流程、TSVs綁定前測試的挑戰(zhàn)和TSVs綁定后的可靠性與測試挑戰(zhàn),重點包括KGD與KGD晶圓級測試和老化、DFT技術、綁定前可測性、測試經(jīng)濟性、TSVs綁定后的可靠性和測試問題,以及三維集成獨有的問題,并介紹了這一領域的早期研究成果。另一種更可取的方法,則是在芯片設計之初,主動考慮高溫和故障率高的問題。針對含三維堆疊高速緩沖存儲器(3D Stacked Caches)芯片,本文提出了一種溫度和錯誤率感知的動態(tài)電壓和頻率縮放(DVFS,Dynamic Voltage and Frequency Scaling)方法(TERA-DVFS,Temperature and Error Rate-Aware DVFS)。實驗結果表明,TERA-DVFS能夠在3D cache溫度和錯誤率的約束下,以較小的功耗開銷,取得較大的性能。
[Abstract]:Through through silicon technology, provides high density, low delay and low power consumption vertical interconnection, chips stacked in the three-dimensional direction of high density, interconnection lines are short, This makes it possible to stack chips in three dimensions. With high storage capacity per unit area and low latency in the vertical direction, Three-dimensional 3D memory stacking technology has become one of the most effective methods to solve the problem of insufficient memory capacity and bandwidth limitation in 2D integrated IC integrated circuits. However, the high integration of 3D IC brings about a large problem of high power density. The amplitude increases the working temperature inside the chip, It can lead to hot spot problems. Obviously, high heat problems can reduce the reliability of chips, increase the failure rate of chips, and limit the performance of 3D chips. A passive method is to test VLSI. This paper introduces the new testing flow of 3D stacked chip based on TSVs and the challenges of TSVs pre-binding test and reliability and test challenge after TSVs binding. The emphasis includes KGD and KGD wafer level testing and aging DFT technology, the testability before binding, the reliability and test problems after testing KGD bindings, and the unique problems of 3D integration. This paper also introduces the early research achievements in this field. Another preferred method is to consider the problems of high temperature and high failure rate at the beginning of chip design. In this paper, a temperature and error rate sensing dynamic voltage and frequency scaling Voltage Voltage and Frequency scaling method is proposed. The experimental results show that TERA-DVFS can achieve better performance under the constraints of 3D cache temperature and error rate.
【學位授予單位】：合肥工業(yè)大學
【學位級別】：碩士
【學位授予年份】：2015
【分類號】：TN407

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本文編號：1694555