本文選題：單粒子瞬變　切入點：鎖相環(huán)　出處：《微電子學與計算機》2017年08期

【摘要】：分析了一款基于0.35μm PDSOI工藝的鎖相環(huán)(PLL)電路的抗單粒子瞬變(SET)能力,利用相位抖動為表征參數(shù)評估SET對PLL電路的影響與產(chǎn)生影響的可能性.電路級仿真采用優(yōu)化過的SET注入模型,提高了仿真預測的準確程度.分析了PLL電路的SET敏感節(jié)點與敏感工作狀態(tài),仿真與激光測試表明,分頻器(DIV)與輸出低壓正發(fā)射極耦合邏輯(LVPECL)是最敏感的電路模塊,其內(nèi)部節(jié)點的敏感性與節(jié)點分布和電路工作狀態(tài)關(guān)系密切.最惡劣情況下相位抖動可達輸出周期的一半左右,分析結(jié)果有助于抗SET加固設計.
[Abstract]:This paper analyzes the anti-single particle transient set ability of a phase-locked loop (PLL) circuit based on 0.35 渭 m PDSOI process. The possibility of evaluating the influence of SET on PLL circuit by using phase jitter as the characterization parameter is analyzed. The optimized SET injection model is used in the circuit level simulation. The accuracy of simulation prediction is improved. The SET sensitive node and sensitive working state of PLL circuit are analyzed. The simulation and laser test show that divider Div and output low voltage positive emitter coupling logic are the most sensitive circuit modules. The sensitivity of the internal nodes is closely related to the node distribution and the working state of the circuit. In the worst case the phase jitter can reach about half of the output period. The analysis results are helpful to the design of anti-#en0# reinforcement.
【作者單位】： 中國科學院大學;中國科學院微電子研究所;中國科學院硅器件技術(shù)重點實驗室;
【基金】：國家自然科學基金項目(61404161)
【分類號】：TN402

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本文編號：1694528