本文選題：鎖相環(huán)　切入點：壓控振蕩器　出處：《華僑大學學報(自然科學版)》2017年06期

【摘要】：設計一種應用于鎖相環(huán)(PLL)電路的壓控振蕩器(VCO).該電路采用浮空電容結(jié)構(gòu),相對傳統(tǒng)接地電容結(jié)構(gòu),可提高電容充放電幅值,減小時鐘抖動.快速電平檢測電路,使電路在未采用反饋和補償?shù)那疤嵯?減小環(huán)路延時,從而實現(xiàn)高線性.電路采用CSMC 0.6μm CMOS標準工藝庫實現(xiàn).仿真結(jié)果表明:振蕩頻率為0.79,24,30 MHz時的相位噪聲達到-128,-122,-120dBc·Hz-1@1 MHz.通過調(diào)節(jié)外接電阻電容,使得電路在36V電源電壓下,輸出100.03.0×107 MHz的矩形波,電路兼具低相位噪聲和高線性特性.
[Abstract]:A voltage controlled oscillator used in PLL circuit is designed. The circuit adopts floating capacitor structure, which can increase the amplitude of capacitive charge and discharge and reduce clock jitter. The circuit can reduce the loop delay without feedback and compensation. The circuit is implemented with CSMC 0.6 渭 m CMOS standard process library. The simulation results show that the phase noise of the circuit reaches -128U -122U -120dBc Hz-1@1 MHz. by adjusting the external resistor capacitance, the circuit is at 36V power supply voltage, and the simulation results show that the phase noise reaches -128U -122U -120dBc Hz-1@1 MHz. by adjusting the external resistor capacitance, the circuit can be used at 36V power supply voltage. The output rectangular wave of 100.03.0 脳 10 ~ 7 MHz has both low phase noise and high linearity.
【作者單位】： 華僑大學信息科學與工程學院;廈門市ASIC與系統(tǒng)重點實驗室;
【基金】：福建省科技計劃重點項目(2013H0029) 福建省泉州市科技計劃項目(2013Z33) 華僑大學研究生科研創(chuàng)新能力培育計劃資助項目(1400201019)
【分類號】：TN752

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