本文選題：開(kāi)關(guān)電容　切入點(diǎn)：調(diào)制器　出處：《合肥工業(yè)大學(xué)》2015年碩士論文

【摘要】：高精度、低功耗模數(shù)轉(zhuǎn)換器是當(dāng)今的研究熱點(diǎn)之一。在高精度模數(shù)轉(zhuǎn)換方面,Sigma Delta模數(shù)轉(zhuǎn)換器,在眾多類型的ADC中脫穎而出,由于其采用過(guò)采樣技術(shù)、噪聲整形技術(shù)以及數(shù)字抽取濾波器,大大降低了對(duì)模擬電路設(shè)計(jì)的要求,同時(shí)實(shí)現(xiàn)了其它ADC無(wú)法達(dá)到的精度。但是也要看到,由于采用過(guò)采樣技術(shù),Sigma DeltaADC的所能達(dá)到的帶寬有限,很難兼顧速度和精度。本文圍繞Sigma Delta ADC中調(diào)制器部分(另一主要部分為數(shù)字抽取濾波器)開(kāi)展研究與設(shè)計(jì)。首先采用Matlab Simulink工具進(jìn)行了系統(tǒng)建模和仿真,充分考慮非理想因素對(duì)調(diào)制器系統(tǒng)性能的影響,包括運(yùn)放的有限直流增益、有限帶寬和壓擺率、積分器輸出擺幅、時(shí)鐘抖動(dòng)、采樣電路熱噪聲等,對(duì)各非理想因素進(jìn)行量化分析,為后續(xù)電路設(shè)計(jì)提供了設(shè)計(jì)依據(jù)。深入分析了非理想效應(yīng)對(duì)調(diào)制器性能的影響。通過(guò)分析各結(jié)構(gòu)的優(yōu)缺點(diǎn),結(jié)合項(xiàng)目設(shè)計(jì)指標(biāo),本文所設(shè)計(jì)Sigma Delta調(diào)制器最終采用三階單環(huán)一位量化開(kāi)關(guān)電容結(jié)構(gòu),結(jié)合系數(shù)優(yōu)化,實(shí)現(xiàn)了高精度的設(shè)計(jì)要求。本文重點(diǎn)設(shè)計(jì)了第一級(jí)積分器,在調(diào)制器的第一級(jí)輸入端加入了兩個(gè)小電容,與采樣電路構(gòu)成一階模擬低通濾波器,對(duì)進(jìn)入調(diào)制器的信號(hào)帶寬加以限制；在時(shí)序設(shè)計(jì)方面,采用了下極板采樣技術(shù),結(jié)合全差分電路的優(yōu)勢(shì),大大減小了開(kāi)關(guān)非理想效應(yīng)對(duì)系統(tǒng)性能的影響；加入了斬波穩(wěn)定電路,有效的降低了系統(tǒng)的噪聲基底,抑制了低頻噪聲及系統(tǒng)失調(diào),提高了調(diào)制器的動(dòng)態(tài)范圍。并詳細(xì)討論了電容最小值的取值,在減小開(kāi)關(guān)電容采樣電路熱噪聲的前提下,減小了芯片面積和功耗開(kāi)支。采用Global Foundry 0.35um CMOS工藝,完成了本文提出的三階單環(huán)一位量化調(diào)制器的電路設(shè)計(jì)。電源電壓3.3V,過(guò)采樣率為512,輸入信號(hào)頻率為73.8Hz,信噪比達(dá)到127dB,有效位數(shù)可以達(dá)到20bits,功耗為3.94mW,符合設(shè)計(jì)指標(biāo)要求,滿足高精度低功耗的應(yīng)用需求。
[Abstract]:High precision, low power analog-to-digital converter is one of the hotspot of the research. In the aspect of high precision analog-to-digital conversion, Sigma Delta ADC, talent shows itself among all kinds of ADC, because it uses oversampling technology and noise shaping technique and a digital decimation filter, greatly reduces the analog circuit design requirements, while achieving the other ADC can not reach the accuracy. But it should be noted that due to the over sampling technique, Sigma DeltaADC can achieve the bandwidth is limited, it is difficult both speed and accuracy. This paper focuses on the Sigma Delta ADC modulator (the other part is the main part of the digital decimation filter) to carry out research and design. Firstly, the system modeling and simulation by Matlab Simulink, fully considering the influence of non ideal factors on the modulator performance of the system, including the finite DC gain of the amplifier, the limited bandwidth and slew rate, product Divider output swing, clock jitter, sampling circuit of thermal noise, quantitative analysis of the non ideal factors, provide a basis for the design of the circuit design. The in-depth analysis of the impact of non ideal effects on the modulator performance. Through analyzing the advantages and disadvantages of each structure, combined with the project design index, the design of Sigma Delta modulator the three order single loop single bit switched capacitor structure, with coefficient optimization, meet the design requirements of high precision. This paper focuses on the design of the first integrator, adding two small capacitance in the modulator first stage input, and the sampling circuit of first order analog low-pass filter, to limit the bandwidth of the signal into in the design of modulator; timing, the bottom plate sampling technique, combining the advantages of fully differential circuit, greatly reduce the switching of non ideal effects on the performance of the system influence; join The chopper circuit, effectively reduces the noise floor of the system, suppress the low-frequency noise and system imbalance, improve the dynamic range modulator. And the minimum value of capacitor is discussed in detail, in the premise of reducing the switching capacitor sampling circuit of thermal noise, reduce chip area and power consumption expenditure by Global Foundry 0.35um. CMOS process, completed the circuit design of the three order single loop single bit modulator. The power supply voltage 3.3V, the sampling rate is 512, the frequency of the input signal is 73.8Hz, the signal-to-noise ratio reached 127dB, the effective number of bits can reach 20bits, the power consumption is 3.94mW, meet the design requirements, meet the application requirements of high precision and low power consumption.

【學(xué)位授予單位】：合肥工業(yè)大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2015
【分類號(hào)】：TN761

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