本文選題：鎖相環(huán)　切入點：環(huán)形壓控振蕩器　出處：《山東大學(xué)》2017年碩士論文

【摘要】：鎖相環(huán)(Phase-Locked Loops,PLL)是現(xiàn)代無線通信系統(tǒng)中的關(guān)鍵模塊,它為調(diào)制和解調(diào)提供本地振蕩信號,其性能指標(biāo)對收發(fā)系統(tǒng)的性能指標(biāo)有較大的影響。此外,在芯片時鐘源、時鐘提取等電路中,鎖相環(huán)電路也占有著重要的地位。因此鎖相環(huán)路一直是研究的熱點,它的性能指標(biāo):相位噪聲、功耗、調(diào)諧范圍、面積等是主要的關(guān)注點。由于消費類電子產(chǎn)品的廣泛應(yīng)用,低功耗、低成本的頻率綜合器被大量采用。本文針對 ISM(Industrial Scientific Medical Band)頻段的 433MHz 無線技術(shù)應(yīng)用需求,完成了一個噪聲性能良好、功耗低、成本低的鎖相環(huán)設(shè)計。文章首先對國內(nèi)外鎖相環(huán)研究的發(fā)展過程和現(xiàn)狀做了綜述,然后介紹了鎖相環(huán)的基本電路結(jié)構(gòu)、工作原理、電路模塊分類、性能指標(biāo)等內(nèi)容,討論了影響鎖相環(huán)性能的電路參數(shù)。接著采用s域模型對鎖相環(huán)電路進(jìn)行噪聲分析,推導(dǎo)鎖相環(huán)的噪聲傳遞函數(shù),并在Matlab中使用Simulink仿真工具搭建功能仿真電路,驗證鎖相環(huán)電路模塊的噪聲貢獻(xiàn)。然后根據(jù)應(yīng)用需求選擇了交叉耦合的PMOS環(huán)形振蕩器、帶有MASH1-1-1結(jié)構(gòu)的Delta-Sigma調(diào)制器的小數(shù)分頻器、電流舵低失配電荷泵等電路。論文分析了電路可能產(chǎn)生的溫度漂移、電路非理想性等問題,提出了電阻溫度補償?shù)姆椒ê筒捎玫碗娏魇潆娐犯纳茰囟确�(wěn)定性的方法。通過選擇比較合理的設(shè)計參數(shù),完成了對鎖相環(huán)噪聲、功耗、面積的優(yōu)化。通過版圖的繪制技巧減小了鎖相環(huán)的性能損失,最后對實際流片的芯片進(jìn)行了板上測試。電路在TSMC0.18μmRFCMOS工藝下實現(xiàn)。最終的結(jié)果顯示,鎖相環(huán)在1.8V電源電壓下,工作在433.92MHz頻點處的相位噪聲為-100.36 dBc/Hz@lMHz,功耗約為6.84mW,調(diào)諧范圍為260MHz-880MHz,滿足了設(shè)計需求。
[Abstract]:Phase-Locked Loop PLL is a key module in modern wireless communication system. It provides local oscillation signal for modulation and demodulation, and its performance index has great influence on the performance index of transceiver system. Phase locked loop (PLL) plays an important role in clock extraction and other circuits, so PLL is always the focus of research. Its performance indexes include phase noise, power consumption, tuning range, etc. Due to the wide application of consumer electronic products, low power consumption and low cost frequency synthesizers are widely used. This paper aims at the application demand of 433MHz wireless technology in ISM(Industrial Scientific Medical band. A design of PLL with good noise performance, low power consumption and low cost is completed. Firstly, the development process and present situation of PLL research at home and abroad are summarized, and then the basic circuit structure and working principle of PLL are introduced. The circuit parameters which affect the performance of PLL are discussed, and then the noise of PLL circuit is analyzed by using s domain model, and the noise transfer function of PLL is deduced. The Simulink simulation tool is used to build the functional simulation circuit in Matlab to verify the noise contribution of the PLL circuit module. Then the cross-coupled PMOS ring oscillator and the fractional frequency divider of the Delta-Sigma modulator with MASH1-1-1 structure are selected according to the application requirements. The current rudder low mismatch charge pump and other circuits are analyzed in this paper, the possible temperature drift of the circuit, the circuit non-ideal and so on are analyzed. The method of resistor temperature compensation and the method of improving temperature stability by using low current mismatch circuit are put forward. By selecting more reasonable design parameters, the noise and power consumption of phase-locked loop are achieved. Area optimization. The performance loss of PLL is reduced by layout drawing technique. Finally, the chip of real chip is tested on board. The circuit is realized in TSMC0.18 渭 mRFCMOS technology. The final result shows that the PLL is at 1.8V power supply voltage. The phase noise at 433.92MHz frequency is -100.36 dBc / HzlMHz. the power consumption is about 6.84mW, and the tuning range is 260MHz-880MHz, which meets the design requirements.
【學(xué)位授予單位】：山東大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2017
【分類號】：TN911.8;TN752

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