本文選題：片上網(wǎng)絡(luò)　切入點(diǎn)：存儲(chǔ)系統(tǒng)　出處：《西安電子科技大學(xué)》2015年碩士論文　論文類型：學(xué)位論文

【摘要】：多核芯片的出現(xiàn)和設(shè)計(jì)使得在2020年高性能計(jì)算實(shí)現(xiàn)E級(jí)浮點(diǎn)計(jì)算能力成為可能。隨著處理器核數(shù)目的增加,對(duì)于高帶寬,低延時(shí)存儲(chǔ)訪問(wèn)網(wǎng)絡(luò)設(shè)計(jì)的需求越來(lái)越明顯。當(dāng)處理器核與存儲(chǔ)系統(tǒng)通信中數(shù)據(jù)傳輸速率提升時(shí),電互連方式面臨巨大的傳輸能耗和布線困難。此外,存儲(chǔ)訪問(wèn)帶寬在現(xiàn)有電互連方式下提升有限,多核芯片中處理器核對(duì)數(shù)據(jù)的存取將產(chǎn)生巨大的延時(shí)。因此,電互連結(jié)構(gòu)下訪問(wèn)存儲(chǔ)系統(tǒng)的能耗、互連面積、帶寬和延時(shí)正在成為制約系統(tǒng)整體性能提升瓶頸,高性能計(jì)算系統(tǒng)面臨“內(nèi)存墻”問(wèn)題。使用三維集成技術(shù)處理器核、存儲(chǔ)系統(tǒng)和光片上網(wǎng)絡(luò)將集成于同一芯片中。本文的研究重點(diǎn)在于利用多層硅沉積技術(shù),設(shè)計(jì)一種面向存儲(chǔ)系統(tǒng)的光片上網(wǎng)絡(luò),提高片上處理器核訪問(wèn)存儲(chǔ)系統(tǒng)的并行性。首先,我們分析了IP核與存儲(chǔ)系統(tǒng)之間通信流量的特性,針對(duì)該流量特性設(shè)計(jì)了一種適用于IP核與存儲(chǔ)系統(tǒng)通信的可擴(kuò)展拓?fù)浣Y(jié)構(gòu)。為實(shí)現(xiàn)對(duì)存儲(chǔ)系統(tǒng)的并行訪問(wèn),存儲(chǔ)系統(tǒng)以最小并行訪問(wèn)單位“�！�(rank)進(jìn)行劃分。拓?fù)浣Y(jié)構(gòu)中使用一組環(huán)形波導(dǎo)連接所有IP核和棧。IP核與不同棧的通信通過(guò)不同環(huán)形波導(dǎo)進(jìn)行區(qū)分,且在同一環(huán)形波導(dǎo)中來(lái)自不同IP核的存儲(chǔ)訪問(wèn)請(qǐng)求通過(guò)不同波長(zhǎng)進(jìn)行區(qū)分。通過(guò)對(duì)網(wǎng)絡(luò)中波長(zhǎng)資源和微環(huán)的精確配置,實(shí)現(xiàn)了IP核與棧之間并行無(wú)阻塞通信。其次,我們對(duì)IP核與網(wǎng)絡(luò)間通信接口、棧與網(wǎng)絡(luò)間通信通信接口進(jìn)行了研究。在棧的網(wǎng)絡(luò)接口中配置緩存計(jì)數(shù)模塊,用于監(jiān)控存儲(chǔ)訪問(wèn)請(qǐng)求處理情況。當(dāng)緩存計(jì)數(shù)超過(guò)預(yù)定閾值時(shí),棧接口將通過(guò)光片上網(wǎng)絡(luò)向IP核進(jìn)行廣播,由此控制存儲(chǔ)訪問(wèn)流量,避免存儲(chǔ)訪問(wèn)請(qǐng)求丟失。IP核接口和棧接口中還配置了流水線模式的分布式存儲(chǔ)訪問(wèn)控制器,用于實(shí)現(xiàn)并行化存儲(chǔ)訪問(wèn)地址解析,縮短存儲(chǔ)訪問(wèn)請(qǐng)求處理延時(shí)。最后,我們使用DRAMSim仿真器對(duì)所提出的光片上網(wǎng)絡(luò)與傳統(tǒng)電總線結(jié)構(gòu)進(jìn)行仿真對(duì)比。仿真中采用PARSEC測(cè)試標(biāo)準(zhǔn)中提取的存儲(chǔ)訪問(wèn)流量。仿真結(jié)果表明使用所提出的光片上網(wǎng)絡(luò)連接4棧存儲(chǔ)系統(tǒng)時(shí),平均存儲(chǔ)訪問(wèn)帶寬提升1.9倍,仿真時(shí)間內(nèi)執(zhí)行的存儲(chǔ)訪問(wèn)請(qǐng)求數(shù)目平均增長(zhǎng)1.95倍,平均存儲(chǔ)訪問(wèn)延時(shí)下降53.2%;連接8棧存儲(chǔ)系統(tǒng)時(shí),平均存儲(chǔ)訪問(wèn)帶寬提升2.63倍,仿真時(shí)間內(nèi)執(zhí)行的存儲(chǔ)訪問(wèn)請(qǐng)求數(shù)目平均增長(zhǎng)2.52倍,平均存儲(chǔ)訪問(wèn)延時(shí)下降89.8%。能耗分析結(jié)果表明本文所設(shè)計(jì)光網(wǎng)絡(luò)中單位比特?cái)?shù)據(jù)的傳輸能耗明顯低于傳統(tǒng)電總線互連方式能耗。在解決未來(lái)高性能計(jì)算中所面臨的存儲(chǔ)訪問(wèn)瓶頸問(wèn)題時(shí),本文的設(shè)計(jì)具有很好的應(yīng)用前景。
[Abstract]:The emergence and design of multi-core chips make it possible to implement E-level floating-point computing in 2020 for high-performance computing. The demand of low-delay memory access network design is becoming more and more obvious. When the data transmission rate in the communication between processor core and storage system increases, the electrical interconnection mode faces enormous transmission energy consumption and wiring difficulties. The memory access bandwidth is limited under the existing electrical interconnection mode, and the access to the data checked by the processor in the multi-core chip will have a huge delay. Therefore, the energy consumption and the interconnection area of the access storage system under the electrical interconnection structure will be greatly delayed. Bandwidth and delay are becoming the bottleneck to improve the overall performance of the system. High-performance computing systems face the "memory wall" problem. Memory system and optical on-chip network will be integrated into the same chip. The emphasis of this paper is to design a storage system-oriented optical on-chip network using multilayer silicon deposition technology. To improve the parallelism of on-chip processor core access storage system. Firstly, we analyze the characteristics of communication traffic between IP core and storage system. An extensible topology for communication between IP core and storage system is designed to achieve parallel access to storage system. The storage system is divided by the minimum parallel access unit "stack" rank. In the topology, a set of ring waveguides are used to connect all IP cores and the communication between stack. IP cores and different stacks through different ring waveguides. The memory access requests from different IP cores in the same ring waveguide are distinguished by different wavelengths. By the accurate configuration of wavelength resources and microrings in the network, parallel non-blocking communication between IP cores and stacks is realized. We study the communication interface between IP core and network, the communication interface between stack and network. The cache counting module is configured in the network interface of stack to monitor the processing of storage access request. The stack interface will broadcast to the IP core through the optical on-chip network, thereby controlling the storage access flow and avoiding the loss of memory access request. The IP core interface and the stack interface are also equipped with a distributed storage access controller with pipeline mode. It is used to realize parallel storage access address resolution and shorten the delay of memory access request processing. Finally, We use the DRAMSim simulator to compare the proposed optical on-chip network with the traditional electric bus architecture. In the simulation, the memory access flow extracted from the PARSEC test standard is used. The simulation results show that the proposed optical chip is used to access the Internet. When connecting to the 4 stack storage system, The average storage access bandwidth increased 1.9 times, the number of memory access requests executed in the simulation time increased 1.95 times, the average storage access delay decreased 53.2 times, and the average storage access bandwidth increased 2.63 times when connected to the 8-stack storage system. The number of memory access requests executed during simulation time increased by an average of 2.52 times, The energy consumption analysis results show that the energy consumption of the unit bit data transmission in the optical network designed in this paper is obviously lower than that of the traditional electric bus interconnection mode. The results of energy consumption analysis show that the energy consumption of the unit bit data transmission in the optical network designed in this paper is obviously lower than that in the traditional electric bus interconnection mode. When storing access bottlenecks, the, The design of this paper has a good application prospect.
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2015
【分類號(hào)】：TN47;TP333

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本文編號(hào)：1641107