本文選題：FPGA　切入點(diǎn)：圖像處理加速器　出處：《武漢工程大學(xué)》2015年碩士論文　論文類型：學(xué)位論文

【摘要】：21世紀(jì)是電子信息時(shí)代,其中多媒體技術(shù)的快速發(fā)展使數(shù)字圖像處理被廣泛的應(yīng)用到各行業(yè)中,如安防、氣象、交通、航天航空、工業(yè)檢測等。隨著圖像處理數(shù)據(jù)的不斷增加,采用軟件方案處理圖像已經(jīng)無法滿足實(shí)時(shí)性的需求,而微電子技術(shù)正向高速、高效、高集成化、高可靠性發(fā)展,使基于硬件平臺(tái)的數(shù)字圖像處理系統(tǒng)更具優(yōu)勢。現(xiàn)場可編程門陣列(Field Programmable Gate Array,FPGA)就是一種比較理想的硬件解決方案,如今基于FPGA的圖像處理加速器研究成為國內(nèi)外的熱門課題。本文以FPGA為平臺(tái),采用Verilog HDL硬件描述語言,研究一個(gè)可配置圖像處理加速器,實(shí)現(xiàn)分辨率在1024*a(a為自然數(shù))以內(nèi),256灰度級(jí)的任意圖像大小的中值濾波和邊緣檢測處理。通過SPI總線協(xié)議,外部CPU可讀寫FPGA內(nèi)自定義寄存器,設(shè)定圖像大小及模式選擇等參數(shù),完成不同需求的中值濾波或邊緣檢測處理,同時(shí)將處理完的數(shù)據(jù)緩存到異步FIFO存儲(chǔ)器中。在設(shè)計(jì)中,遵循速度與面積互換原則,挖掘算法并行性和流水結(jié)構(gòu),通過改進(jìn)算法、時(shí)序約束等措施,提高頂層模塊的處理速度,從而提高圖像處理速度,達(dá)到加速的效果。圖像處理加速器的設(shè)計(jì)是在Altera公司的Quartus II 14.0開發(fā)環(huán)境下進(jìn)行的,仿真是在Mentor公司的Modelsim SE 10.2環(huán)境下進(jìn)行的。綜合仿真結(jié)果顯示,本設(shè)計(jì)能夠較好的完成設(shè)定的圖像處理功能,最高頻率可達(dá)128.8Mhz,圖像數(shù)據(jù)處理流量高達(dá)1Gbps,對(duì)于800*600分辨率的8位灰度圖像進(jìn)行中值濾波和邊緣檢測處理,可達(dá)到每秒260幀。本文的研究對(duì)FPGA在圖像處理硬件加速器中的應(yīng)用做了探索性的嘗試,提出了一種圖像處理加速器研究思路與實(shí)現(xiàn)方法,設(shè)計(jì)了基于FPGA的數(shù)據(jù)處理流量高達(dá)1Gbps的圖像處理加速器。對(duì)基于FPGA的圖像處理加速器的研究有著積極的意義和參考價(jià)值。
[Abstract]:21th century is the era of electronic information. With the rapid development of multimedia technology, digital image processing has been widely used in various industries, such as security, meteorology, transportation, aerospace, industrial detection and so on. The application of software to image processing has not been able to meet the real-time requirements, while the microelectronics technology is developing at a high speed, high efficiency, high integration and high reliability. It makes the digital image processing system based on hardware platform more advantageous. Field Programmable Gate Array Field Programmable Gate FPGA is an ideal hardware solution. Nowadays, the research of image processing accelerator based on FPGA has become a hot topic at home and abroad. Based on FPGA and Verilog HDL hardware description language, a configurable image processing accelerator is studied in this paper. The median filtering and edge detection processing of arbitrary image size with a resolution of 1 024 ~ (a) is realized. Through the SPI bus protocol, the external CPU can read and write the custom registers in the FPGA, and set the parameters of image size and mode selection, etc. At the same time, the processed data is cached into the asynchronous FIFO memory. In the design, the parallelism of algorithm and income structure are mined according to the principle of speed and area exchange, and the algorithm is improved. In order to improve the processing speed of the top layer module and achieve the acceleration effect, the design of the image processing accelerator is carried out under the development environment of Quartus II 14.0 of Altera Company. The simulation is carried out under the environment of Modelsim SE 10.2 of Mentor Company. The comprehensive simulation results show that this design can accomplish the set image processing function well. The highest frequency can reach 128.8 MHz, and the flow of image data is up to 1 Gbps.The median filter and edge detection are used for 800 or 600 resolution 8-bit grayscale images. In this paper, the application of FPGA in image processing hardware accelerator is explored, and a research method of image processing accelerator is proposed. An image processing accelerator with data processing flow of up to 1Gbps based on FPGA is designed, which has positive significance and reference value for the research of image processing accelerator based on FPGA.
【學(xué)位授予單位】：武漢工程大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2015
【分類號(hào)】：TP391.41;TN791

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本文編號(hào)：1638456